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[实用新型]时钟监控电路-CN201620512523.9有效
发明人：戴剑锋;何再生;邵要华 -专利权人：珠海市一微半导体有限公司
申请日： 2016-05-30 - 公布日： 2016-11-30 - 主分类号： G06F11/07 文献下载
摘要：本实用新型公开一种时钟监控电路，通过设置两个低频时钟源模块(一个是芯片内部的低频时钟模块，另外一个是外挂的低频时钟源模块)，利用双时钟源模块提供系统的时钟可靠性，同时系统本身具备由低频时钟源升频的高频时钟模块，高频时钟模块的输入时钟源可以是外部低频时钟或者内部低频时钟，此高频模块在输入的低频时钟源停止工作以后还可以通过模块本身的自激振荡维持比低频高两倍以上的时钟频率。当时钟监控模块监测到外部时钟模块出现异常或者是内部时钟低频模块出现异常时，时钟监控模块就会输出相应的标志位跟中断给时钟异常处理模块，时钟异常处理模块就会相应把高频输入模块的时钟源切换成另外一个低频时钟模块
时钟监控电路

[发明专利]一种时钟电路-CN202210095514.4在审
发明人：高宁;孙玉桥;华纯;黎余亮;齐红霞 -专利权人：华润微集成电路（无锡）有限公司
申请日： 2022-01-26 - 公布日： 2023-08-04 - 主分类号： G06F30/396 文献下载
摘要：本发明提供一种时钟电路，包括时钟源选择模块、系统时钟产生模块、外设时钟产生模块及跨时钟域同步模块；其中，时钟源选择模块用于根据最终选择控制信号从低频外部时钟、低频晶振时钟、高频外部时钟和高频晶振时钟中选出一时钟作为源时钟输出；系统时钟产生模块连接时钟源选择模块的输出端，用于对源时钟进行分频并产生系统时钟；外设时钟产生模块连接系统时钟产生模块的输出端，用于根据系统时钟产生外设时钟；跨时钟域同步模块连接于系统时钟产生模块和时钟源选择模块之间，用于根据初始选择控制信号产生最终选择控制信号并进行跨时钟域传输。通过本发明提供的时钟电路，解决了现有时钟电路存在时钟约束命令过多及时钟树庞杂低效的问题。
一种时钟电路

[发明专利]时钟监控电路及其方法-CN201610373841.6有效
发明人：戴剑锋;何再生;邵要华 -专利权人：珠海市一微半导体有限公司
申请日： 2016-05-30 - 公布日： 2023-04-07 - 主分类号： G06F11/07 文献下载
摘要：本发明公开一种时钟监控电路及相应的时钟监控方法，通过设置两个低频时钟源模块(一个是芯片内部的低频时钟模块，另外一个是外挂的低频时钟源模块)，利用双时钟源模块提供系统的时钟可靠性，同时系统本身具备由低频时钟源升频的高频时钟模块，高频时钟模块的输入时钟源可以是外部低频时钟或者内部低频时钟，此高频模块在输入的低频时钟源停止工作以后还可以通过模块本身的自激振荡维持比低频高两倍以上的时钟频率。当时钟监控模块监测到外部时钟模块出现异常或者是内部时钟低频模块出现异常时，时钟监控模块就会输出相应的标志位跟中断给时钟异常处理模块，时钟异常处理模块就会相应把高频输入模块的时钟源切换成另外一个低频时钟模块
时钟监控电路及其方法

[发明专利]一种时钟同步系统、方法、电子设备及存储介质-CN202111128751.8在审
发明人：吴继东;陈湘杰 -专利权人：深圳市杰普特光电股份有限公司
申请日： 2021-09-26 - 公布日： 2021-12-24 - 主分类号： G06F1/12 文献下载
摘要：本发明的实施例提供了一种时钟同步系统、方法、电子设备及存储介质，涉及时钟同步领域。该系统包括主模块与从模块，主模块与从模块逐级通信连接，主模块用于生成源数据，并将源数据发送至从模块，源数据包括源信息和源时钟信号，从模块用于接收解析源数据，获取源时钟信号，从模块还用于更新从时钟信号与源时钟信号同步，并将从信息添加至所述源数据中，生成从数据，并将从数据发送至主模块。本申请通过获取源时钟信号，根据源时钟信号更新从时钟信号，从而达到时钟信号同步的目的。该方法极大的简化了系统的通信方式，降低了开发和设计的难度。
一种时钟同步系统方法电子设备存储介质

[发明专利]SOC芯片以及SOC芯片上的多级时钟的释放方法-CN202211373259.1有效
发明人：请求不公布姓名 -专利权人：摩尔线程智能科技（北京）有限责任公司
申请日： 2022-11-04 - 公布日： 2023-03-10 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及SOC芯片以及SOC芯片上的多级时钟的释放方法。SOC芯片包括：多个时钟源模块，位于所述SOC芯片的不同位置，其中所述多个时钟源模块中的第一时钟源模块用于：基于第一参考时钟，向与所述第一时钟源模块相关联的第一子系统提供第一控制时钟，并且向所述多个时钟源模块中的、与所述第一时钟源模块不同的第二时钟源模块提供第二参考时钟，其中所述第一控制时钟的频率比所述第一参考时钟和所述第二参考时钟的频率高。
soc 芯片以及多级时钟释放方法

[发明专利]一种时钟服务器、守时频率补偿方法及装置-CN201910695927.4有效
发明人：王绍伟;刘晶;赵旭阳;何欣 -专利权人：上海东土远景工业科技有限公司
申请日： 2019-07-30 - 公布日： 2020-08-14 - 主分类号： G06F1/12 文献下载
摘要：本申请公开了一种时钟服务器、守时频率补偿方法及装置，该方法时钟服务器包括：FPGA器件以及外围电路，该FPGA器件包括输入时钟源解码模块、晶振频率调节模块、以及时钟源处理模块，外围电路包括晶振振荡器；输入时钟源解码模块用于将输入时钟源解码得到的时钟源信息发送给时钟源处理模块；时钟源处理模块用于根据状态信息判断输入时钟源是否有效；晶振频率调节模块用于在输入时钟源有效时，根据设定时长内的平均频率误差值确定输入时钟源无效时的守时调节信息；在输入时钟源无效时，根据输入源有效时预先存储的守时调节信息调节晶振频率计数器
一种时钟服务器守时频率补偿方法装置

[发明专利]时钟源控制方法及通信装置-CN201010281951.2有效
发明人：张良正;杨明洁;万纬伦;孙瑞廷;许宏凯;钱韦宁 -专利权人：联发科技股份有限公司
申请日： 2010-09-15 - 公布日： 2011-04-27 - 主分类号： H04L7/04 文献下载
摘要：本发明提供一种时钟源控制方法、通信装置及无线通信模块。所述通信装置包含第一无线通信模块、第二无线通信模块与时钟源；时钟源被第一及第二无线通信模块共享，且为第一及第二无线通信模块提供参考时钟；其中第一无线通信模块检测来自第二无线通信模块的用于启动时钟源的一个请求，决定参考时钟是否已被时钟源稳定地产生，以及当参考时钟未被稳定地产生时，调整时钟源的电特性以促使自时钟源输出的参考时钟达到目标频率。上述时钟源控制方法、通信装置及无线通信模块可节省时钟电路所需的成本，以及减少电池电量消耗。
时钟控制方法通信装置

[发明专利]一种时钟优化方法及时钟设备-CN202211156660.X在审
发明人：吴志强 -专利权人：联想（北京）有限公司
申请日： 2022-09-22 - 公布日： 2022-12-30 - 主分类号： H04W56/00 文献下载
摘要：本申请公开了一种时钟优化方法及时钟设备，获取目标参考时钟源信号；若目标参考时钟源信号满足目标条件，基于目标参考时钟源信号进行基站的锁相环调节，得到基站时钟同步信号；若目标参考时钟源信号不满足目标条件，基于基站的时钟保持模块获取时钟源信号，时钟保持模块为在目标参考时钟源信号满足目标条件时，基于基站时钟同步信号进行驯服得到的模块；将时钟源信号输入至基站的锁相环，得到基站时钟同步信号。本申请能够通过时钟保持模块进行时钟校准，实现了在外部参考源异常的情况下，保证基站系统时钟的稳定性和可靠性。
一种时钟优化方法设备

[发明专利]一种实现光网络单元切换时钟源的装置及方法-CN201010213111.2有效
发明人：张红卫;江坤 -专利权人：中兴通讯股份有限公司
申请日： 2010-06-24 - 公布日： 2010-10-13 - 主分类号： H04L7/00 文献下载
摘要：本发明披露了一种实现光网络单元切换时钟源的装置及方法，该装置包括依次连接的时钟源检测模块和时钟源切换模块；其中：时钟源检测模块从光网络单元所有要检测的多路时钟源中检测出当前有效的时钟源，该当前有效的时钟源是指当前时刻时钟源的信号频率误差小于预设的有效阈值；时钟源切换模块比较所有有效的时钟源的优先级，将优先级最高的时钟源指定为当前活动的时钟源，在前一时刻使用的时钟源的优先级低于当前活动的时钟源的优先级时，切换到当前活动的时钟源。
一种实现网络单元切换时钟装置方法

[发明专利]时钟生成器、数据运算单元及芯片-CN202210565215.2在审
发明人：不公告发明人 -专利权人：北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-08-19 - 主分类号： H03K3/356 文献下载
摘要：本发明提供了一种时钟生成器、数据运算单元及芯片，时钟生成器包括切沿信号生成模块以及切沿模块，切沿信号生成模块的输入端与时钟源连接，并接收时钟源发出的时钟源信号，切沿信号生成模块对时钟源信号进行逻辑处理以生成切沿信号，并将切沿信号从切沿信号生成模块的输出端输出，切沿模块根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并且切沿模块在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，脉冲时钟信号从切沿模块的输出端输出。该时钟生成器生成的脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间。
时钟生成器数据运算单元芯片

[发明专利]一种实现高速大容量智能卡时钟管理的单元及方法-CN200710063557.X有效
发明人：詹志勇;卜冀春;支军 -专利权人：凤凰微电子（中国）有限公司
申请日： 2007-02-05 - 公布日： 2007-08-08 - 主分类号： G06K19/07 文献下载
摘要：本发明属于智能卡技术领域，涉及到包括具备高速接口及超大存储容量的智能卡设计技术，具体涉及一种在高速大容量智能卡芯片内实现时钟切换与频率控制等管理的单元及方法。该管理单元包括对时钟源进行选择的内外部时钟源管理模块，内外部时钟源管理模块与锁相环控制模块连接，内外部时钟源管理模块中的内部振荡器与锁相环控制模块中的锁相环共同构成内部独立时钟源；锁相环控制模块连接时钟分频模块，时钟分频模块与同步时钟切换模块连接，同步时钟切换模块通过异步时钟切换模块与时钟门控模块连接，时钟门控模块连接测试时钟切换模块。本发明很好的解决了超大容量智能卡芯片引入多路高速时钟之后的动态功耗控制以及时钟管理问题。
一种实现高速容量智能卡时钟管理单元方法

[发明专利]一种超高清视频播放系统-CN201310174185.3有效
发明人：赵明;韩贤俊 -专利权人：数标时代（北京）科技有限公司
申请日： 2013-05-13 - 公布日： 2013-09-11 - 主分类号： H04N5/268 文献下载
摘要：本发明公开了一种超高清视频播放系统，包括分屏控制装置、两个以上播控盒及两个以上显示屏；分屏控制装置用于将超高清视频分割为与显示屏分别对应的分视频；播控盒中的一个为包括时钟源模块的时钟源播控盒；每一播控盒包括网络同步基准自增参考时钟模块；其中时钟源模块通过网络分别与参考时钟模块相连，用于产生时钟信号、接收其它非时钟源播控盒的时钟请求及将时钟信号组播给发出请求的播控盒；其中参考时钟模块用于接收时钟源播控盒发布的时钟信号、用接收到的时钟源时钟信号矫正或计算时钟自增从而获得最终时钟信号及向视频分离模块、视频解码模块和视频呈现模块提供最终时钟信号。
一种超高视频播放系统

[发明专利]超低功耗微控制处理器时钟自校正单元-CN202010268758.9有效
发明人：庞伟 -专利权人：华大半导体有限公司
申请日： 2020-04-08 - 公布日： 2022-03-15 - 主分类号： G06F1/08 文献下载
摘要：本发明提供了一种超低功耗微控制处理器时钟自校正单元，所述超低功耗微控制处理器时钟自校正单元包括触发模块、待校正时钟源模块及校准模块，触发模块、待校正时钟源模块及校准模块接收时间基准；触发模块提供一触发信号至所述校准模块与所述待校正时钟源模块，所述待校正时钟源模块收到所述触发信号后，由休眠状态转换至校准工作状态；所述校准模块收到所述触发信号后，所述校准模块对所述待校正时钟源模块的时间进行多次校准，以调节待校正时钟源模块的时间值及时间频率，直至所述待校正时钟源模块获取基准时间；所述待校正时钟源模块为所述超低功耗微控制处理器提供基准时间，以使所述超低功耗微控制处理器根据所述基准时间与外部设备通信。
功耗控制处理器时钟校正单元

[发明专利]一种时钟同步方法和装置-CN201210028240.3有效
发明人：张君辉;王德龙 -专利权人：中兴通讯股份有限公司
申请日： 2012-02-09 - 公布日： 2018-01-05 - 主分类号： H04L7/033 文献下载
摘要：本发明提供一种时钟同步方法，包括同步设备选择时钟源，检查锁相环当前状态，根据所选的时钟源和所述锁相环当前状态决定发送给下游设备的时钟质量等级。本发明还提供一种时钟同步装置，包括最佳时钟源选择模块，用于选择时钟源；锁相环状态检测模块，用于在所述最佳时钟源选择模块选择时钟源后，检查锁相环当前状态；时钟输出模块，用于根据所述最佳时钟源选择模块所选的时钟源和根据所述锁相环当前状态决定发送给下游设备的时钟质量等级本发明保证了时钟协议层和时钟物理层的一致性，避免了时钟同步网络下游设备错误或者过早选路造成频率和相位波动，提高了时钟同步的可靠性和稳定性。
一种时钟同步方法装置

[实用新型]可调脉冲宽度时钟生成器和数据运算单元-CN202221265673.6有效
发明人：不公告发明人 -专利权人：北京源启先进微电子有限公司
申请日： 2022-05-23 - 公布日： 2022-10-21 - 主分类号： H03K5/1534 文献下载
摘要：本实用新型提供了一种可调脉冲宽度时钟生成器和数据运算单元，可调脉冲宽度时钟生成器包括信号生成模块以及切沿实施模块，信号生成模块的输入端与时钟源连接，并接收时钟源发出的时钟源信号，信号生成模块对时钟源信号进行逻辑处理以生成切沿信号，并将切沿信号从输出端输出，切沿实施模块根据时钟源信号的上升沿生成脉冲时钟信号的上升沿，并在时钟源信号的高电平持续时间内根据切沿信号对时钟源信号进行逻辑处理，以生成脉冲时钟信号的下降沿，脉冲时钟信号从切沿实施模块的输出端输出该可调脉冲宽度时钟生成器生成的脉冲时钟信号输入到需要时钟信号电平触发的锁存电路中后，能够减少输入锁存电路的输入数据信号所需的保持时间。
可调脉冲宽度时钟生成器数据运算单元

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