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[发明专利]效能监视单元的计数电路-CN201810283475.4有效
发明人：陈嘉怡;蔡炎廷 -专利权人：瑞昱半导体股份有限公司
申请日： 2018-04-02 - 公布日： 2022-10-14 - 主分类号： H03K23/58 文献下载
摘要：本发明揭露了一种效能监视单元的计数电路，能够避免一般周期计数器于发生溢出后，暂停计数所导致的计数不精确等问题。该计数电路的一实施例包含一周期计数器与一事件计数器。该周期计数器于一使能期间从一启始值开始计数一时钟信号的周期数，并于该使能期间内该周期计数器之计数值达到该周期计数器的计数上限时，改变一触发信号的电平以及从该启始值再次计数。该事件计数器于该使能期间依据该触发信号的电平的改变次数进行计数。因此，该计数电路得以依据该周期计数器之计数值以及该事件计数器之计数值，得到该时钟信号的总周期数。
效能监视单元计数电路

[发明专利]一种基于全数字逻辑电路的倍频系统-CN200310103829.6无效
发明人：朱岩;孙辉先;陈晓敏 -专利权人：中国科学院空间科学与应用研究中心
申请日： 2003-11-10 - 公布日： 2005-05-18 - 主分类号： H03K5/00 文献下载
摘要：本发明涉及一种基于全数字逻辑电路的倍频系统，包括高频晶振、长周期计数器、短周期计数器和控制逻辑电路；其中长周期计数器用于对源信号周期进行时间长度计数并产生短周期计数器的计数模；短周期计数器用于目标信号周期的时间长度计数以及目标信号的产生；控制逻辑电路用于根据输入源信号控制长周期计数器的计数复位以及短周期计数器的模置数；高频晶振提供系统的工作时钟。该系统对源信号A的任一个周期中两个脉冲之间用一个高频时钟C计数，并将结果除以2^N，将产生的商对另一组计数器置数，作为该计数器的模。后一组计数器同样以高频时钟C作为计数时钟，通过适当的逻辑组合而产生所需的B信号。本系统可以用VHDL语言描述并通过FPGA很方便地实现。
一种基于数字逻辑电路倍频系统

[实用新型]适用源信号频率低而倍频的倍数要大的2^N次倍频装置-CN200320103514.7无效
发明人：朱岩;孙辉先;陈晓敏 -专利权人：中国科学院空间科学与应用研究中心
申请日： 2003-11-21 - 公布日： 2005-10-19 - 主分类号： H03K23/00 文献下载
摘要：本实用新型涉及适用源信号频率较低而倍频的倍数要求大的2^N次倍频装置，包括高频晶振、长周期计数器、短周期计数器和控制逻辑电路；其中长周期计数器用于对源信号周期进行时间长度计数并产生短周期计数器的计数模；短周期计数器用于目标信号周期的时间长度计数以及目标信号的产生；控制逻辑电路用于根据输入源信号控制长周期计数器的计数复位以及短周期计数器的模置数；高频晶振提供系统的工作时钟。该系统对源信号A的任一个周期中两个脉冲之间用一个高频时钟C计数，并将结果除以2^N，将产生的商对另一组计数器置数，作为该计数器的模。后一组计数器同样以高频时钟C作为计数时钟，通过适当的逻辑组合而产生所需的B信号。
适用信号频率倍频倍数 sup 装置

[发明专利]一种适应IEEE802.15.4标准的协议时钟系统-CN201610576978.1在审
发明人：冯咲;张慧档;李琳;王自强;肖乐;周颜;张翼飞;朱红莉 -专利权人：河南工业大学
申请日： 2016-07-21 - 公布日： 2016-11-23 - 主分类号： H04J3/06 文献下载
摘要：本发明涉及一种适应IEEE 802.15.4标准的协议时钟系统，该协议时钟系统包括主时钟计数器、退避周期计数器和时隙计数器；主时钟计数器用于对主时钟计数，当主时钟计数器计数值所对应的时间达到一个退避周期时，向退避周期计数器进1；退避周期计数器用于对退避周期进行计数，当其计数值所对应的时间达到一个TDMA时隙时向时隙计数器进1；时隙计数器的每一个数值对应一个节点，当时隙计数器计数值所对应的时间达到网络节点的采样周期时，时隙计数器清零开始下一轮计时。
一种适应 ieee802 15.4 标准协议时钟系统

[发明专利]转速确定方法、装置、电子设备及可读存储介质-CN201910213836.2有效
发明人：王琦;季雷;宋乐;刘炜;袁豪放;徐飞 -专利权人：西安联飞智能装备研究院有限责任公司
申请日： 2019-03-20 - 公布日： 2021-04-16 - 主分类号： G01P3/489 文献下载
摘要：本发明实施例提供了一种转速确定方法、装置、电子设备及可读存储介质，应用于航空技术领域，所述方法包括：获取待分析信号，启动周期计数器，周期计数器的初始值为0；按照待分析信号的时间顺序，在每个时钟周期，判断待分析信号中是否出现上升沿；如果否，在周期计数器的值未达到预设阈值时，将周期计数器的值加1；若周期计数器的值大于或等于锁存器的值，将锁存器的值设置为周期计数器的值，锁存器的初始值为预设阈值；如果是，将锁存器的值设置为周期计数器的值，将周期计数器的值清0；将锁存器的值的倒数确定为转速值。
转速确定方法装置电子设备可读存储介质

[发明专利]模数转换方法、模数转换器及图像传感器-CN202010609664.3有效
发明人：李志升;郭佳 -专利权人：深圳市南北微电子技术有限公司
申请日： 2020-06-29 - 公布日： 2022-07-26 - 主分类号： H04N5/3745 文献下载
摘要：本发明公开了一种模数转换方法、模数转换器及图像传感器，其中，模数转换方法，包括第一转换周期和第二转换周期：第一转换周期和第二转换周期中，第一计数器根据第一计数时钟信号、第二计数器根据第二计数时钟信号进行分时计数；第二转换周期中，第一计数器、第二计数器的计数方向发生反转，并保持第一转换周期的计数结果作为第二转换周期的起始值；根据第一计数结果、第二计数结果输出转换结果。本发明通过第一计数器、第二计数器在两个转换周期的间隔切换计数方向以实现对第一模拟信号和第二模拟信号的双采样以消除系统误差。通过第一计数器、第二计数器在一个转换周期内进行分时计数以提高计数精度及缩短转换时间。
转换方法转换器图像传感器

[实用新型]一种连杆式计数器联动装置及计数系统-CN202122230537.5有效
发明人：胡子瑜;陈超;龚田李慧 -专利权人：无锡新宏泰电器科技股份有限公司
申请日： 2021-09-15 - 公布日： 2022-02-18 - 主分类号： G06M1/02 文献下载
摘要：本实用新型属于次数计数器领域，公开了一种连杆式计数器联动装置及计数系统。该连杆式计数器联动装置包括：承载计数器的安装部、能够转动的凸轮部、从动部和弹性元件。从动部包括从动件和拨动件，从动件被配置为由凸轮部周期性驱动，以使拨动件周期性地拨动计数器；弹性元件两端分别连接于从动件和安装部，以使从动件复位。能够实现计数器联动装置本身的连续运动，实现周期性连续计数，并达到计数周期可控的目的，确保计数器计数的准确性。
一种连杆计数器联动装置计数系统

[发明专利]用于在网络处理器中记帐的装置和方法-CN200610057871.2无效
发明人： J·L·卡尔维尼亚;J·F·洛根;C－J·常;F·J·韦普兰克宁 -专利权人：国际商业机器公司
申请日： 2006-03-01 - 公布日： 2006-09-06 - 主分类号： H04L12/56 文献下载
摘要：公开了用于通过成本有效的存储器在网络处理器中实现计数器的系统和方法。实施例包括用于使用诸如DRAM的较廉价的存储器在网络处理器中实现计数器的系统和方法。网络处理器接收分组，并实现包括对多个流队列的每个中的分组进行计数的记帐功能。实施例包括可在R－M－W周期中不止一次递增计数器值的计数器控制器。每次当计数器控制器在已启动用于计数器的R－M－W周期中接收到更新计数器的请求时，计数器控制器递增从存储器接收的计数器值。在R－M－W周期的写周期中将所述的已递增值写入存储器。写禁用单元在较早启动的R－M－W周期中禁用写操作，否则所述写操作将在已启动用于计数器的R－M－W周期中发生。
用于网络处理器记帐装置方法

[发明专利]预取单元和数据预取方法-CN201510494634.1有效
发明人：罗德尼.E.虎克;约翰.M.吉尔 -专利权人：威盛电子股份有限公司
申请日： 2011-03-29 - 公布日： 2018-11-27 - 主分类号： G06F12/0862 文献下载
摘要：一种预取单元，设置于一微处理器中，包括多个周期匹配计数器以及一控制逻辑。周期匹配计数器分别相应于不同的多个样态周期。控制逻辑用以响应于微处理器存取一存储器区块的动作，更新周期匹配计数器；根据周期匹配计数器的计数值，决定一明显的样态周期；以及根据由周期匹配计数器所决定的具有明显的样态周期的一样态，对存储器区块中的多个快取线中尚未被预取的快取线进行预取
单元数据方法

[发明专利]一种整星单粒子软错误时频故障地面模拟系统-CN201510543943.3有效
发明人：宋媛媛;毕少筠;张培瑶 -专利权人：北京理工大学;北京空间飞行器总体设计部
申请日： 2015-08-28 - 公布日： 2017-12-15 - 主分类号： H03L7/08 文献下载
摘要：本发明公开了一种整星单粒子软错误时频故障地面模拟系统，该系统采用DDS连接外部频标；DDS由MCU控制，并输出至FPGA中，采用PLL对DDS输出信号倍频作为FPGA工作时钟信号；第一计数器的输出端除输出外、还驱动第二计数器；第二计数器的输出端连接脉冲宽度计数器输入端；参考1pps计数器输出1pps的计数信号；脉冲宽度计数器的输出端进行输出、其复位端接入FPGA工作时钟信号；加减周期控制计数器的输出端连接至第一计数器的周期控制端；MCU通过MCU接口向FPGA中输入加减周期控制驱动信号、1pps整周相位信号以及复位请求信号，分别用于对加减周期控制计数器、第一计数器和第二计数器进行周期控制和复位。
一种整星单粒子错误故障地面模拟系统

[发明专利]一种数据采样的时间同步、校准方法和系统-CN201710599055.2有效
发明人：霍晓芳;白彩云 -专利权人：北京智云芯科技有限公司
申请日： 2017-07-21 - 公布日： 2020-05-05 - 主分类号： G05B19/042 文献下载
摘要：本发明公开了一种数据采样的时间同步方法和系统，其中，该方法包括：计算前一时间同步周期的实际采样间隔时钟周期数，实际采样间隔时钟周期数包括整数部分和小数部分；在当前时间同步周期内，每当时钟周期信号到来时，分别触发第一、第二整数计数器的计数值加1；每当第一整数计数器的计数值等于整数部分数值时，触发小数计数器的计数值加上小数部分数值；当小数计数器的累加计数值大于或等于预设值时，触发第二整数计数器的计数值减1；当第二整数计数器的计数值等于整数部分数值时，发送采样脉冲至采样控制器，以控制采样器进行数据采样。本发明通过两个整数计数器和小数计数器能够提高采样数据的时间同步精度。
一种数据采样时间同步校准方法系统

[发明专利]一种时钟频率跟踪测量及误差估计实现方法和模块-CN201610234888.4在审
发明人：黄璐;何文涛;冯华星;周美娣;殷明 -专利权人：杭州中科微电子有限公司
申请日： 2016-04-14 - 公布日： 2016-07-06 - 主分类号： G01R23/02 文献下载
摘要：本发明公开了一种时钟频率跟踪测量及误差估计模块，其特征在于，包括：一个快速时钟计数器，可根据需要设置计数周期，在复位结束后自动开始计数；一个慢速时钟计数器，可根据需要设置计数周期，在复位结束后自动开始计数，其中，当所述快速时钟计数器作为测试时钟，所述慢速时钟计数器则作为被测时钟，当所述慢速时钟计数器作为测试时钟，所述快速时钟计数器则作为被测时钟；一个偏差计数器，当所述慢速时钟计数器和所述快速时钟计数器中任一计数先结束时启动所述偏差计数器，所述偏差计数器结束后输出结果并复位所有计数器开始下一轮跟踪测量。
一种时钟频率跟踪测量误差估计实现方法模块

[发明专利]周期电子信号频率监控系统和方法-CN200510131873.7有效
发明人： S·德里埃狄格尔;D·皮克 -专利权人：阿尔卡特公司
申请日： 2005-12-15 - 公布日： 2006-06-28 - 主分类号： G01R23/10 文献下载
摘要：公开了用于监控周期电子信号的频率的系统和方法。根据一项技术，第一计数器和第二计数器分别由要被监控的第一周期电子信号和第二周期电子信号来定时，并且门限检测器在另一个计数器的计数超过复位门限时复位所述计数器之一，并且基于所述计数器之一的计数是否超过告警门限根据本发明实施例的另一项技术还涉及具有各自周期电子信号的定时计数器，尽管错误检测是基于计数器的计数是否以不同于特定顺序的顺序、彼此相关地超过其各自门限的。
周期电子信号频率监控系统方法

[发明专利]生成位时钟的设备以及生成该位时钟的方法-CN200480002429.9无效
发明人：黄盛凞 -专利权人：三星电子株式会社
申请日： 2004-01-16 - 公布日： 2006-02-22 - 主分类号： G11B20/14 文献下载
摘要：该设备包括：边沿检测单元、第一边沿计数器、第二边沿计数器、第一计数器、以及位时钟生成单元。边沿检测单元检测数字信号的边沿。第一边沿计数器对在第一周期期间检测到的边沿进行计数。第二边沿计数器对在第二周期期间检测到的边沿进行计数。如果边沿之一在第一周期期间被检测到，则第一计数器被重置并对系统时钟进行计数。位时钟生成单元基于计数值生成位时钟。该设备并包括：边沿检测单元、第一边沿计数器、第二边沿计数器、第一计数器、以及位时钟生成单元。边沿检测单元检测数字信号的边沿。第一边沿计数器对在第一周期期间检测到的边沿进行计数。第二边沿计数器对在第二周期期间检测到的边沿进行计数。如果边沿之一在第一周期期间被检测到，则第一计数器被重置并对系统时钟进行计数。如果第一边沿计数值和第二边沿计数值之一等于第一预定值，则位时钟生成单元基于第一计数器的计数值或信道比特间隔来生成位时钟。
生成时钟设备以及方法

[发明专利]周期信号的时钟域转换方法、装置及可读存储介质-CN201811427100.7有效
发明人：张永伟 -专利权人：成都鼎桥通信技术有限公司
申请日： 2018-11-27 - 公布日： 2021-08-24 - 主分类号： G06F1/04 文献下载
摘要：本发明提供的周期信号的时钟域转换方法、装置及可读存储介质，采用了接收源时钟域的周期信号，源时钟域的周期信号是由源时钟域的时钟信号采样获得的；利用当前时钟域对源时钟域的周期信号进行采样获得同步信号；创建循环时钟计数器；提取同步信号的上升沿，并将循环时钟计数器的计数起点同步至同步信号的第一个上升沿；根据循环时钟计数器与同步信号的下一上升沿的同步性，确定循环时钟计数器是否与同步信号保持同步；当循环时钟计数器与同步信号保持同步时，根据循环时钟计数器的计数起点和计数周期生成当前时钟域的周期信号的技术方案，从而有效避免时钟域转换的采样过程带来的信号抖动和信号丢失，进而为其提供稳定可靠的周期信号。
周期信号时钟转换方法装置可读存储介质

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