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[发明专利]基于触发器扇出数量的触发器替换方法、装置和存储介质-CN202310354954.1有效
发明人：吴振宇;贺彬广;宋睿强;刘必慰;黄东昌;梁斌;郭阳;韩雨;宋芳芳;张沛 -专利权人：中国人民解放军国防科技大学
申请日： 2023-04-06 - 公布日： 2023-06-16 - 主分类号： G06F30/392 文献下载
摘要：本申请涉及集成电路设计技术领域的一种基于触发器扇出数量的触发器替换方法、装置和存储介质。所述方法包括：获取集成电路芯片布局后的设计，遍历设计中的每个发射触发器，得到每个发射触发器的扇出数量和设计中所有发射触发器扇出数量的最大值M；设置n个扇出数量阈值点；将集成电路芯片布局后的设计中扇出数量大于扇出数量阈值点的发射触发器替换为触发器时钟端到输出端的延时较小的高性能触发器，可以使得建立时间时序约束更容易满足，从而可以减少额外插入的缓冲器和反相器数目，进而减小芯片的面积和功耗。采用本方法可以降低芯片的面积和功耗，进而降低高性能计算成本。
基于触发器数量替换方法装置存储介质

[发明专利]带UVW磁极信号的增量式编码器断线检测方法及其电路-CN201510555954.3有效
发明人：陈鑫;张镭;陈志成;许天目;沈炎彬 -专利权人：泉州市桑川电气设备有限公司
申请日： 2015-09-02 - 公布日： 2017-11-03 - 主分类号： G01R31/02 文献下载
摘要：本发明公开了一种带UVW磁极信号的增量式编码器断线检测方法及其电路，其采用三个依次串接的D触发器，第一D触发器的输入连接高电平，第三D触发器的输出为断线错误输出；分别以U、V、W信号为三个D触发器的时钟信号；以A相/或B相信号为三个D触发器的复位信号；当A相/或B相信号断线时，在经过U、V、W信号的触发后，高电平信号就会被传输到第三D触发器的输出上，此时则检测出A相/或B相信号断线了。采用上述方案后，本发明仅需三个D触发器就可以实现带UVW磁极信号的增量式编码器A相或B相的断线检测，检测方法和电路非常简单，实用性较强。
uvw 磁极信号增量编码器断线检测方法及其电路

[发明专利]一种基于频率电压转换的注入锁定锁频环路及方法-CN202310402822.1有效
发明人：闫成刚;徐涛;黄盈祺;刘邦;刘伟强 -专利权人：南京航空航天大学
申请日： 2023-04-17 - 公布日： 2023-06-23 - 主分类号： H03L7/099 文献下载
摘要：本发明提供了一种基于频率电压转换的注入锁定锁频环路及方法，所述锁频环路包括分频器、频率电压转换器、动态比较器、D触发器、异或门和电荷泵等组件，本发明通过频率电压转换器将输入信号的频率信息转换为电压信息，通过动态比较器和D触发器识别压控振荡器输出信号与参考信号的误差，通过对动态比较器和D触发器时钟信号脉冲宽度的调节，控制锁频环路电压检测死区的范围等操作，可快速的将压控振荡器输出信号的频率锁定到参考信号频率的本发明锁频环路的结构相对简单，锁频方法易于实施，且功耗较低，在不影响注入锁定功能的基础上，让压控振荡器输出信号频率误差大幅减小，从而为注入锁定功能的可靠实现提供了必要条件。
一种基于频率电压转换注入锁定环路方法

[实用新型]一种用于D类功放芯片的破音检测电路-CN201220606381.4有效
发明人：刘燕涛 -专利权人：上海贝岭股份有限公司
申请日： 2012-11-16 - 公布日： 2013-04-24 - 主分类号： G01R31/28 文献下载
摘要：本实用新型公开了集成电路领域的一种用于D类功放芯片的破音检测电路，包括第一D触发器、第二D触发器和或门；所述破音检测电路还包括窄脉冲时钟发生电路和若干第三D触发器，该若干个第三D触发器通过其D端和Q端依次串联，第一个所述第三D触发器的D端与所述或门的输出端连接，最后一个所述第三D触发器的Q端为所述破音检测电路的输出端，所述窄脉冲时钟发生电路的输入端连接D类功放芯片的系统时钟电路，所述窄脉冲时钟发生电路的输出端同时与该若干个第三触发器的其技术效果是：通过调节所述第三D触发器的个数，可以改变所述破音检测电路对PWM+信号和PWM-信号中电压毛刺等误触发信号的过滤能力，保证了D类功放芯片的稳定运行。
一种用于功放芯片检测电路

[发明专利]输入/输出电路串行转并行的装置及方法-CN200610005024.1有效
发明人：李政道 -专利权人：威盛电子股份有限公司
申请日： 2006-01-18 - 公布日： 2006-07-26 - 主分类号： H03M9/00 文献下载
摘要：本发明的串行转并行I/O电路装置包括有：M个顺序逻辑电路；每一个顺序逻辑电路皆包括有：一第一D触发器，用以接收一位的输入数据，此外每一个第一D触发器的输出连接到下一级第一D触发器的输入；一第二D触发器，用以接收一位的启用控制信号，此外每一个第二D触发器的输出连接到下一级第二D触发器的输入；一多工器，包含有两个输入端与一启用控制信号接收端，一输入端接收第一D触发器所接收的输入数据，该启用控制信号接收端，用以接收第二个D触发器所接收的启用控制信号；以及一D型选通锁存器，用以将数据输出，且其所输出的数据会反馈至多工器的另一个输入端，用以当做下一批数据输入时，数据输出的选择。
输入输出电路串行并行装置方法

[发明专利]输入/输出电路串行转并行的装置及方法-CN200510092311.6无效
发明人：李政道 -专利权人：威盛电子股份有限公司
申请日： 2005-08-26 - 公布日： 2006-02-08 - 主分类号： H03M9/00 文献下载
摘要：本发明的串行转并行I/O电路装置包括有：M个顺序逻辑电路；每一个顺序逻辑电路皆包括有：一第一D触发器，用以接收一位的输入数据，此外每一个第一D触发器的输出连接到下一级第一D触发器的输入；一第二D触发器，用以接收一位的启用控制信号，此外每一个第二D触发器的输出连接到下一级第二D触发器的输入；一多工器，包含有两个输入端与一启用控制信号接收端，一输入端接收第一D触发器所接收的输入数据，该启用控制信号接收端，用以接收第二个D触发器所接收的启用控制信号；以及一D型选通锁存器，用以将数据输出，且其所输出的数据会反馈至多工器的另一个输入端，用以当做下一批数据输入时，数据输出的选择。
输入输出电路串行并行装置方法

[实用新型]一种动态单元匹配逻辑电路-CN201320356481.0有效
发明人：邹睿;王润博;颜文彬 -专利权人：上海工程技术大学
申请日： 2013-06-20 - 公布日： 2013-11-13 - 主分类号： H03K19/00 文献下载
摘要：本实用新型公开了一种动态单元匹配逻辑电路，其包括加法器、D触发器、译码器A、译码器B和输出逻辑电路；所述加法器的一路输出与D触发器电连接，其另一路输出与译码器A电连接；所述D触发器的一路输出与加法器电连接，其另一路输出与译码器B电连接；所述译码器A和译码器B的输出端均与输出逻辑电路的输入端相连接。本实用新型提供的动态单元匹配逻辑电路具有电路结构简单、总体延迟时间短、工作速度快、芯片面积小、功耗低等优点，可适用于高精度多位量化的高采样率开关电容Sigma-Delta模数转换器，具有实用价值。
一种动态单元匹配逻辑电路

[发明专利]一种时钟占空比调整电路-CN201610112422.7有效
发明人：魏敬和;朱晓宇;戴强 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2016-02-29 - 公布日： 2018-05-04 - 主分类号： H03K3/017 文献下载
摘要：时钟占空比调整电路包括脉冲生成器、RS触发器、占空比检测器、调整电路以及D触发器。脉冲生成器、RS触发器和调整电路依次连接，脉冲生成器与RS触发器的S输入端相连，RS触发器的输出端分别与D触发器、占空比检测器以及调整电路的输入端相连，D触发器的反相输出端与占空比检测器的输入端相连，占空比检测器的输出端与调整电路的输入端相连，调整电路的输出端与RS触发器的R输入端相连，输入时钟信号分别接入脉冲生成器和D触发器。本发明采用RS触发器合成时钟边沿，时钟占空比检测器和调整电路路径与输出路径分离，信号输出路径极简，具有低抖动特性；采用积分器负反馈连续时间调整，可以获得高精度。
一种时钟调整电路

[实用新型]一种正交编码脉冲解码电路-CN201220455980.0有效
发明人：李龙祥 -专利权人：浙江颐顿机电有限公司
申请日： 2012-09-08 - 公布日： 2013-03-13 - 主分类号： H03M7/30 文献下载
摘要：它解决了现有技术中处理器对正交编码脉冲信号进行两个操作才可以判断电机转速转向的问题。本装置包括两路D触发器，每路D触发器的反向输出端连接该同一路D触发器的数据输入端，两路D触发器的输出端分别连接有用于限制两路D触发器接收到脉冲信号后其中一路D触发器不再产生触发信号的限制单元，限制单元的输入端连接用于接收两路正交编码脉冲信号的两路D触发器的时钟输入端，且所述的限制单元的输出端分别连接两路D触发器复位端。本装置能够将正交编码脉冲信号分解成独立的正转脉冲或反转脉冲信号，节省处理器的操作时间。
一种正交编码脉冲解码电路

[实用新型]一种插接状态下停止数据传输时低功耗移动硬盘-CN202222972945.2有效
发明人：詹焕;张剑勇;曹勇 -专利权人：汇钜电科（东莞）实业有限公司
申请日： 2022-11-08 - 公布日： 2023-01-17 - 主分类号： G11B33/12 文献下载
摘要：本实用新型公开了一种插接状态下停止数据传输时低功耗移动硬盘，涉及移动硬盘技术领域，包括具有PCB板、插接口及保护外壳的移动硬盘主体，保护外壳的外侧上活动设置有触发器，保护外壳内固定有感应器，PCB板具有MCU和电源状态控制电路，电源状态控制电路的电压输入端与外部输入电源连接，电源状态控制电路的控制端与感应器连接，电源状态控制电路的输出端与MCU的输入端连接，感应器的触发区位于触发器的活动区域内，用户可通过将触发器移至感应器的触发区外
一种插接状态停止数据传输功耗移动硬盘

[发明专利]时钟信号发生器-CN200410052262.9无效
发明人：林旭珊 -专利权人：鸿富锦精密工业（深圳）有限公司;鸿海精密工业股份有限公司
申请日： 2004-11-12 - 公布日： 2006-05-17 - 主分类号： H03K3/017 文献下载
摘要：一种时钟信号发生器，具有一石英晶体多谐振荡电路和脉冲整形电路。所述脉冲整形电路包括D触发器，所述石英晶体多谐振荡电路产生的时钟信号输出至所述D触发器的CP端，所述D触发器的Q端作为时钟信号输出端，所述D触发器的Q’端与D端接在一起。通过调节D触发器CP端和D端所接的电容值可以获得不同频率的时钟信号。
时钟信号发生器

[发明专利]一种集成电路信号时间信息的测量电路及方法-CN202110066073.0有效
发明人：王小龑 -专利权人：杭州起盈科技有限公司
申请日： 2021-01-18 - 公布日： 2023-05-23 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种集成电路信号时间信息的测量电路及方法，电路中待测信号输入每个D触发器的D端和计数器，时钟信号输入每个D触发器的CK端和计数器，其中，待测信号同时输入每个D触发器的D端和计数器，时钟信号到达每个D触发器的CK端的时间依次增加Tclk/N，或时钟信号同时输入每个D触发器的CK端和计数器，待测信号到达每个D触发器的D端的时间依次增加Tclk/N，在跳变时刻所处时钟信号周期的末端时刻，对每个D触发器的输出
一种集成电路信号时间信息测量电路方法

[发明专利]用于传输GFP数据帧的16位并行自同步加扰解扰码器-CN201310511303.5无效
发明人：曹鹏飞;陈伟峰;张睿;王东峰 -专利权人：天津光电通信技术有限公司
申请日： 2013-10-28 - 公布日： 2014-01-22 - 主分类号： H04L1/00 文献下载
摘要：本发明涉及用于传输GFP数据帧的16位并行自同步加扰解扰码器，加扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值作为低16位D触发器D15…D0的输入信号，低16位D触发器D15…D0的输出信号构成了16位并行扰码序列；所述解扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值构成了16位并行解扰码序列；本发明的优点：电路简单
用于传输 gfp 数据 16 并行同步加扰解扰码器

[发明专利]一种支持预均衡的并串转换电路-CN201310176253.X有效
发明人：关健 -专利权人：苏州文芯微电子科技有限公司
申请日： 2013-05-14 - 公布日： 2013-09-18 - 主分类号： H03M9/00 文献下载
摘要：本发明公开一种支持预均衡的并串转换电路，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器和第一选通器的时钟信号输入端电性连接，第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，第一D触发器的数据信号输入端与第一并行数据输出端连接，第二D触发器的数据信号输入端与第二并行数据输出端连接本发明采用两个时钟，第一时钟和第二时钟的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。
一种支持均衡转换电路

[实用新型]一种支持预均衡的并串转换电路-CN201320260059.5有效
发明人：关健 -专利权人：苏州文芯微电子科技有限公司
申请日： 2013-05-14 - 公布日： 2013-11-13 - 主分类号： H03M9/00 文献下载
摘要：本实用新型公开一种支持预均衡的并串转换电路，包括第一时钟发生器、第二时钟发生器、第一D触发器、第二D触发器和第一选通器，第一时钟发生器的输出端与第一D触发器的时钟信号输入端电性连接，第二时钟发生器的输出端分别与第二D触发器和第一选通器的时钟信号输入端电性连接，第一D触发器的输出端和第二D触发器的输出端分别与第一选通器的两个数据信号输入端电性连接，第一D触发器的数据信号输入端与第一并行数据输出端连接，第二D触发器的数据信号输入端与第二并行数据输出端连接本实用新型采用两个时钟，第一时钟和第二时钟的相位相差180°，在D触发器的时钟频率与输出数据的频率不同的前提下实现并串转换，且支持预均衡。
一种支持均衡转换电路