[发明专利]测试可读写的集成电子电路的总线接线的方法

摘要

一种测试可读写的集成电子电路，尤其是存储器组件的总线接线的方法。这样来选择地址和数据位测试图样，在写步骤或读步骤序列的第一步骤中，地址位测试图样的位具有第一个二进制数值，而在写步骤序列的第一步骤中数据位测试图样的位具有第二个数值，此后每一步骤从最低位或最高位开始，各相邻位赋值为与上一步骤相比互补的二进制数值，直至在最后一步骤中，地址或数据位测试图样的所有位都具有互补的数值。

主权项

1.一种测试地址和数据总线上可读写的集成电子电路的接触接线的方法，其中，A.在至少第一写步骤序列中，逐步地用所选择的地址位测试图样给地址总线赋值，而在数据总线上所选择的数据位测试图样被写进电路，B.在至少第一读步骤序列中，逐步地用所选择的地址位测试图样给地址总线赋值，而在数据总线上将所属的数据位图样从电路中读出，C.在至少第一检验步骤序列中被读出的数据位图样与所选择的数据位测试图样相比较，在出现偏差时，通过与地址和数据位错误图样的图样比较，地址总线或数据总线中的错误线路被定位，其特征为，这样来选择地址和数据位测试图样：i)在第一写步骤或读步骤序列的第一步骤中，地址位测试图样的位具有第一个一致的二进制数值，ii)在第一写步骤序列的第一步骤中，数据位测试图样的位具有第二个一致的二进制数值，iii)从地址或数据位测试图样中的最低位或最高位开始，在第二写步骤或读步骤序列中，将该地址或数据位测试图样的最低位或最高位赋值为与该位数值互补的二进制数值，同时保留该地址或数据位测试图样的其他位不变，而在该第二写步骤序列以后的各写步骤或读步骤序列的每下一步骤中，依次将上一步骤的地址或数据位测试图样中的后续各位赋值为与该位数值互补的二进制数值，直至iv)在写步骤序列或读步骤序列中的最后一步骤中，地址或数据位测试图样的所有位都具有对于各自第一步骤互补的二进制数值。