[实用新型]具有内阻自适应的最大功率追踪电路及DC-DC升压电路

摘要

本实用新型公开具有内阻自适应的最大功率追踪电路及DC‑DC升压电路，最大功率追踪电路采用开关延时生成电路与开关延时综合电路相结合的电路结构，开关延时生成电路将输入电容上的电压与最大功率点电压进行比较，开关延时综合电路实时根据环境能量源的内阻大小自适应生成不同长短的延时时间，以此生成携带了输入内阻大小信息的开关信号；DC‑DC升压电路利用最大功率追踪电路所生成的携带了输入内阻大小信息的开关信号S₀，不仅能够保证其在输入电压的变化范围较宽时系统仍具有较高的追踪效率，追踪效率最高可达99.64％；而且能够保证其在环境能量源的内阻较大的范围内仍具备较高的能量转换效率，能量转换效率最高可达96.25％。

主权项

1.具有内阻自适应的最大功率追踪电路，其特征是，包括开关延时生成电路和开关延时综合电路；/n所述开关延时生成电路由比较器I1，反相器I2、I4，电流源I3，PMOS晶体管PM1-PM6，NMOS晶体管NM1-NM6，电容C1-C2，以及电阻R1组成；比较器I1的正极性输入端与输入信号V_CIN相连，负极性输入端与输入信号V_MPP相连，输出端与反相器I2的输入端相连；反相器I2的输出端与PMOS晶体管PM6的栅极相连；PMOS晶体管PM6的源极与电流源I3的正极性相连；PMOS晶体管PM6的漏极与电容C1的上极板、NMOS晶体管NM3的漏极、NMOS晶体管NM1的源极以及NMOS晶体管NM4的漏极相连；电流源I3的负极性和PMOS晶体管PM1的源极与输入信号V_OUT相连；PMOS晶体管PM1的漏极与PMOS晶体管PM2、PM3、PM4和PM5的源极相连；PMOS晶体管PM2的漏极与NMOS晶体管NM1的漏极和栅极、以及NMOS晶体管NM2的栅极相连；PMOS晶体管PM2的栅极与PMOS晶体管PM3的栅极和漏极、PMOS晶体管PM4的栅极、NMOS晶体管NM2的漏极、以及PMOS晶体管PM5的栅极相连；PMOS晶体管PM4的漏极与NMOS晶体管NM4的栅极、以及NMOS晶体管NM5的栅极和漏极相连；NMOS晶体管NM2的源极与电阻R1的一端相连；PMOS晶体管PM5的漏极与反相器I4的输入端、电容C2的正极板、以及NMOS晶体管NM6的漏极相连；NMOS晶体管NM3的源极、电容C1的负极板、NMOS晶体管NM4的源极、电阻R1的另一端、NMOS晶体管NM5的源极、电容C2的负极板、以及NMOS晶体管NM6的源极相连且接地；/n所述开关延时综合电路由下降沿检测器I5、I7，上升沿检测器I6，SR锁存器I9，D触发器I10，二输入与非门I8、I11，以及反相器I12组成；下降沿检测器I5的IN端口和上升沿检测器I6的IN端口与比较器I1的输出端连接；下降沿检测器I7的IN端口与反相器I4的输出端相连；SR锁存器I9的S端口与下降沿检测器I7的OUT端口相连，R端口与下降沿检测器I5的OUT端相连，Q端口与PMOS晶体管PM1的栅极相连；二输入与非门I8的输入端分别与上升沿检测器I6的OUT端口和下降沿检测器I7的OUT端口相连；D触发器I10的时钟输入端与二输入与非门I8的输出端相连，D端口与比较器I1的输出端相连，Q端口输出开关信号S₀；二输入与非门I11的输入端分别与下降沿检测器I7的OUT端口和下降沿检测器I5的OUT端口相连，输出端与NMOS晶体管NM6的栅极相连；反相器I12的输入端与上升沿检测器I6的OUT端相连，输出端与NMOS晶体管NM3的栅极相连。/n