[发明专利]一种利用层次化信息的并行综合算法

摘要

本发明的实施例提供一种FPGA芯片设计的综合方法，包括:获得用户网表描述的电路中用户模块的层次结构，再从用户网表描述的电路中抽取层次最低的用户模块，将其中包含门级单元及其连接进行组合，得到基本单元，用基本单元构建与用户网表描述的电路功能一样的重绘电路，对重绘电路进行划分,得到若干子电路，在所有子电路上执行并行综合计算，将在所有子电路执行的并行计算结果合并，得到综合后网表文件。该方法利用用户模块的层次化信息，和电路重绘，缩小了电路的规模，提高了网表划分的速度；划分时更容易看到全局，降低了陷入局部最优的可能性。