[发明专利]基于FPGA的YOLOv2-tiny神经网络低延时硬件加速器实现方法有效
| 申请号： | 201910796486.7 | 申请日： | 2019-08-27 |
| 公开（公告）号： | CN110555516B | 公开（公告）日： | 2023-10-27 |
| 发明（设计）人： | 郭谦;张津铭;李杰;李岑;蒋剑飞;绳伟光;景乃锋;王琴;贺光辉 | 申请（专利权）人： | 合肥辉羲智能科技有限公司 |
| 主分类号： | G06N3/0464 | 分类号： | G06N3/0464;G06N3/063 |
| 代理公司： | 上海恒慧知识产权代理事务所(特殊普通合伙) 31317 | 代理人： | 张宁展 |
| 地址： | 230088 安徽省合肥市高新区创新*** | 国省代码： | 安徽;34 |
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| 摘要： | 一种基于FPGA的YOLOv2‑tiny神经网络低延时硬件加速器实现方法，包括步骤：网络量化；进行基于YOLOv2‑tiny的目标检测系统整体硬件架构设计；进行卷积层处理单元设计；双乘法器设计和设计空间探索。本发明可以显著降低整体系统的延时，提高DSP的使用效率。 | ||
| 搜索关键词： | 基于 fpga yolov2 tiny 神经网络 延时 硬件 加速器 实现 方法 | ||
【主权项】：
1.一种基于FPGA的YOLOv2-tiny神经网络低延时硬件加速器实现方法，其特在于，包括以下步骤：/n步骤1：网络量化：对原始网络的权重与中间结果进行定点数量化；/n步骤2：基于YOLOv2-tiny的目标检测系统的整体硬件架构设计；/n步骤3：卷积层处理单元设计：采用填充跳过技术设计可以参数化的卷积处理单元，从而支持细粒度流水线架构；/n步骤4：双乘法器设计：在一个DSP中同时计算相同输入与两个不同权重的乘法计算；/n步骤5：空间探索设计：分配各层卷积计算所需的硬件资源，平衡各级流水线。/n
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