[发明专利]一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及方法

摘要

本发明公开了一种用于提高SAR‑ISDM混合结构ADC采样率的实现电路及方法，电路包括模数转换器ADC1和ADC2、一个逻辑单元（104）及一个数字计数器（105），模数转换器ADC1包括一个数模转换器DAC1（100）和一个时域比较器TDC1（102），模数转换器ADC2包括一个数模转换器DAC2（101）和一个时域比较器TDC2（103）；数模转换器DAC1（100）和DAC2（101）均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1（102）和时域比较器TDC2（103）均由一对差分的VCDL单元和一个量化器构成。本发明通过两个ADC实现了SAR转换与ISDM流水线工作，在不增加硬件开销前提下以较低的功耗成本实现了采样率的有效提升，有效提升了ADC转换速率，以满足ADC在更高采样率下的应用。

主权项

1.一种用于提高SAR‑ISDM混合结构ADC采样率的实现电路，其特征在于，包括：模数转换器ADC1和ADC2、一个逻辑单元(104)及一个数字计数器(105)，所述模数转换器ADC1包括一个数模转换器DAC1(100)和一个时域比较器TDC1(102)，模数转换器ADC2包括一个数模转换器DAC2(101)和一个时域比较器TDC2(103)；其中，数模转换器DAC1(100)和DAC2(101)均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1(102)和时域比较器TDC2(103)均由一对差分的VCDL单元和一个量化器构成；所述数模转换器DAC1(100)的上极板连接时域比较器TDC1(102)中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述数模转换器DAC2(101)的上极板连接时域比较器TDC2(103)中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述时域比较器TDC1(102)的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元(104)的一个输出端，及量化器的输出端连接逻辑单元(104)的一个输入端；所述时域比较器TDC2(103)的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元(104)的一个输出端，及量化器的输出端连接逻辑单元(104)的另一个输入端；所述逻辑单元(104)的两个输出端分别连接数模转换器DAC1(100)、DAC2(101)的下极板开关，且逻辑单元(104)的另一个输出端连接数字计数器(105)的一个输入端；数字计数器(105)的另一个输入端连接时域比较器TDC2(103)中量化器的输出端，及数字计数器(105)的输出端输出四位二进制码并同逻辑单元(104)的另一个输出端输出的11位数字码拼码得到整体ADC的12位数字码。