[发明专利]一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及方法

说明书

本发明公开了一种用于提高SAR‑ISDM混合结构ADC采样率的实现电路及方法，电路包括模数转换器ADC1和ADC2、一个逻辑单元（104）及一个数字计数器（105），模数转换器ADC1包括一个数模转换器DAC1（100）和一个时域比较器TDC1（102），模数转换器ADC2包括一个数模转换器DAC2（101）和一个时域比较器TDC2（103）；数模转换器DAC1（100）和DAC2（101）均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1（102）和时域比较器TDC2（103）均由一对差分的VCDL单元和一个量化器构成。本发明通过两个ADC实现了SAR转换与ISDM流水线工作，在不增加硬件开销前提下以较低的功耗成本实现了采样率的有效提升，有效提升了ADC转换速率，以满足ADC在更高采样率下的应用。

技术领域

本发明涉及一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及方法，属于集成电路设计技术领域。

背景技术

近年来，随着工艺尺寸的缩减以及电源电压的降低，采用电压域比较器实现高精度的ADC变得越来越困难。文献J.Shen,A.Shikata,A.Liu,et al.A 12-Bit 31.1-uW 1-MS/s SAR ADC with On-Chip Input-Signal-Independent Calibration Achieving 100.4-dB SFDR Using 256-fF Sampling Capacitance[J].IEEE Journal of Solid-StateCircuits,2019,54(4):937-947.采用较小的单位电容实现12位的精度以及较低的功耗，但避免不了采用复杂的校准电路来校准电容失配以实现高的信噪比和无杂散动态范围；另一方面，得益于先进工艺带来的精度提升，时域比较器成为在低电源电压下实现12位及以上精度ADC的首选。然而，由于时域比较器天然需要长时间的电压信号到时间信号的转换过程，尤其在低电压下，ADC的采样率被限制在几百KHz。文献S.Hsieh,C.Hsieh.A 0.4-V 13-bit 270-kS/s SAR-ISDM ADC With Opamp-Less Time-Domain Integrator[J].IEEEJournal of Solid-State Circuits,2019采用SAR与incremental sigma-delta混合结构来提升ADC精度，并且只需要9bit CDAC阵列从而避免了大的DAC电容数目及复杂的校准电路，最终实现了13bit的精度，采样率只有270KS/s。

发明内容

本发明所要解决的技术问题在于，如何在不增加硬件开销前提下以较低的功耗成本实现采样率的提升，提供一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及方法，利用两个同样的ADC实现SAR转换与ISDM积分操作的流水线工作方式，本发明采用少量的开关算法功耗换取了可观的速度提升。

本发明具体采用以下技术方案解决上述技术问题：

一种用于提高SAR-ISDM混合结构ADC采样率的实现电路，包括：模数转换器ADC1和ADC2、一个逻辑单元及一个数字计数器，所述模数转换器ADC1包括一个数模转换器DAC1和一个时域比较器TDC1，模数转换器ADC2包括一个数模转换器DAC2和一个时域比较器TDC2；其中，数模转换器DAC1和DAC2均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1和时域比较器TDC2均由一对差分的VCDL单元和一个量化器构成；