[发明专利]一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及方法

权利要求书

1.一种用于提高SAR-ISDM混合结构ADC采样率的实现电路，其特征在于，包括：模数转换器ADC1和ADC2、一个逻辑单元(104)及一个数字计数器(105)，所述模数转换器ADC1包括一个数模转换器DAC1(100)和一个时域比较器TDC1(102)，模数转换器ADC2包括一个数模转换器DAC2(101)和一个时域比较器TDC2(103)；其中，数模转换器DAC1(100)和DAC2(101)均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1(102)和时域比较器TDC2(103)均由一对差分的VCDL单元和一个量化器构成；

所述数模转换器DAC1(100)的上极板连接时域比较器TDC1(102)中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述数模转换器DAC2(101)的上极板连接时域比较器TDC2(103)中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述时域比较器TDC1(102)的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元(104)的一个输出端，及量化器的输出端连接逻辑单元(104)的一个输入端；所述时域比较器TDC2(103)的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元(104)的一个输出端，及量化器的输出端连接逻辑单元(104)的另一个输入端；所述逻辑单元(104)的两个输出端分别连接数模转换器DAC1(100)、DAC2(101)的下极板开关，且逻辑单元(104)的另一个输出端连接数字计数器(105)的一个输入端；数字计数器(105)的另一个输入端连接时域比较器TDC2(103)中量化器的输出端，及数字计数器(105)的输出端输出四位二进制码并同逻辑单元(104)的另一个输出端输出的11位数字码拼码得到整体ADC的12位数字码；

其中，所述输入信号Vin通过下极板被采样到数模转换器DAC1(100)和DAC2(101)上，然后由数模转换器DAC1(100)、时域比较器TDC1(102)和逻辑单元(104)共同完成SAR转换，产生11位数字码bit_SAR[10:0]；

所述模数转换器ADC1转换得到11位数字码bit_SAR[10:0]后，将这11位数字码中的高3位bit_SAR[10:8]采用DAS算法去切换数模转换器DAC2(101)对应的高3位电容的下极板开关，将余下的8位码bit_SAR[7:0]直接打到数模转换器DAC2(101)上去切换余下8位电容的下极板开关；当11位数字码bit_SAR[10:0]控制数模转换器DAC2(101)完成余量建立后，数模转换器DAC2(101)上极板电压即为本次SAR转换得到的最终余量，也即ISDM操作的输入电压；此时，将模数转换器ADC1复位，准备下一次采样及转换；

将时域比较器TDC2(103)中的积分环路闭合，接着对数模转换器DAC2(101)上极板余量电压进行16次积分操作得到结果；

将所产生的16次积分操作结果送到数字计数器(105)中进行数字抽取滤波操作，数字计数器(105)产生4位二进制码Bit_ISDM[3:0],其中包括2bit级间冗余，与本次SAR转换得到的包含1位冗余的11位码Bit_SAR[10:0]拼在一起，得到和输出整体模数转换器ADC的12位数字码。

2.一种基于权利要求1所述用于提高SAR-ISDM混合结构ADC采样率的实现电路的方法，其特征在于，包括以下步骤：

步骤1、首先输入信号通过下极板被采样到数模转换器DAC1(100)和DAC2(101)上，然后由数模转换器DAC1(100)、时域比较器TDC1(102)和逻辑单元(104)共同完成SAR转换，产生11位数字码bit_SAR[10:0]；

步骤2、模数转换器ADC1转换得到11位数字码bit_SAR[10:0]后，将这11位数字码中的高3位bit_SAR[10:8]采用DAS算法去切换数模转换器DAC2(101)对应的高3位电容的下极板开关，将余下的8位码bit_SAR[7:0]直接打到数模转换器DAC2(101)上去切换余下8位电容的下极板开关；当11位数字码bit_SAR[10:0]控制数模转换器DAC2(101)完成余量建立后，数模转换器DAC2(101)上极板电压即为本次SAR转换得到的最终余量，也即ISDM操作的输入电压；此时，将模数转换器ADC1复位，准备下一次采样及转换；

步骤3、在步骤2完成后，将时域比较器TDC2(103)中的积分环路闭合，接着对数模转换器DAC2(101)上极板余量电压进行16次积分操作得到结果；

步骤4、将步骤3中产生的16次积分操作结果送到数字计数器(105)中进行数字抽取滤波操作，数字计数器(105)产生4位二进制码Bit_ISDM[3:0],其中包括2bit级间冗余，与本次SAR转换得到的包含1位冗余的11位码Bit_SAR[10:0]拼在一起，得到和输出整体模数转换器ADC的12位数字码。