[发明专利]集成电路的逻辑瓦片的时钟分配和生成体系架构及其操作方法有效
| 申请号： | 201880029985.7 | 申请日： | 2018-06-02 |
| 公开（公告）号： | CN110603733B | 公开（公告）日： | 2023-05-05 |
| 发明（设计）人： | 成·C·王;N·U·纳图 | 申请（专利权）人： | 弗莱克斯-罗技克斯技术公司 |
| 主分类号： | H03K19/17728 | 分类号： | H03K19/17728;H03K19/17796;H03K19/17736 |
| 代理公司： | 中国贸促会专利商标事务所有限公司 11038 | 代理人： | 张小稳 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 包含以行和列的阵列布置的逻辑瓦片阵列的集成电路。该逻辑瓦片阵列包括：第一逻辑瓦片，以接收第一外部时钟信号，其中，第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第一外部时钟信号或(ii)来自第一多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本；以及第二逻辑瓦片，以接收第二外部时钟信号，其中，第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第二外部时钟信号或(ii)来自第二多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本，其中，第一外部时钟信号和第二外部时钟信号是相同的时钟信号。 | ||
| 搜索关键词： | 集成电路 逻辑 瓦片 时钟 分配 生成 体系 架构 及其 操作方法 | ||
【主权项】：
1.一种集成电路，包含：/n以行和列的阵列布置的逻辑瓦片阵列，其中，在操作期间，每个逻辑瓦片能够配置成连接到与其相邻的至少一个逻辑瓦片，并且其中，所述逻辑瓦片阵列的每个逻辑瓦片包括：/n至少一个输入时钟路径，其中，该输入时钟路径包括能够配置成接收输入时钟信号的电路系统；/n多个输出时钟路径，其中，每个输出时钟路径包括能够配置成将瓦片输出时钟信号发送到逻辑瓦片阵列的与其相邻的一个或多个逻辑瓦片的电路系统，/n瓦片时钟生成电路系统，耦接到输入时钟路径，能够配置成使用输入时钟信号生成具有偏移的瓦片时钟，其中，所述瓦片时钟的偏移相对于由逻辑瓦片阵列的每个逻辑瓦片的瓦片时钟生成电路系统生成的瓦片时钟是平衡的，以及/n电路系统，耦接到所述瓦片时钟生成电路系统，以使用或基于所述瓦片时钟来执行操作；并且/n其中，所述逻辑瓦片阵列包括：/n第一逻辑瓦片，以在相关联的至少一个输入时钟路径的输入处接收第一外部时钟信号，其中，逻辑瓦片阵列的第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)由第一逻辑瓦片接收到的第一外部时钟信号，或者(ii)来自第一多个逻辑瓦片中的逻辑瓦片的所述多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本，以及/n第二逻辑瓦片，以在相关联的至少一个输入时钟路径的输入处接收第二外部时钟信号，其中，逻辑瓦片阵列的第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)由第二逻辑瓦片接收到的第二外部时钟信号，或者(ii)来自第二多个逻辑瓦片中的逻辑瓦片的所述多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本，/n其中：/n第一多个逻辑瓦片中的逻辑瓦片与第二多个逻辑瓦片中的逻辑瓦片不同，并且/n第一外部时钟信号和第二外部时钟信号是相同的时钟信号。/n
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