[发明专利]集成电路的逻辑瓦片的时钟分配和生成体系架构及其操作方法

说明书

包含以行和列的阵列布置的逻辑瓦片阵列的集成电路。该逻辑瓦片阵列包括：第一逻辑瓦片，以接收第一外部时钟信号，其中，第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第一外部时钟信号或(ii)来自第一多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本；以及第二逻辑瓦片，以接收第二外部时钟信号，其中，第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第二外部时钟信号或(ii)来自第二多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本，其中，第一外部时钟信号和第二外部时钟信号是相同的时钟信号。

相关申请

本非临时申请要求于2017年6月13日提交的标题为“Clock Distribution andGeneration Architecture for Logic Tiles of an Integrated Circuit and Methodof Operating Same”的美国临时申请No.62/518,699的优先权和权益。该’699临时申请通过引用整体并入本文。

背景技术

本发明涉及用于在例如处理器、控制器、状态机、门阵列、可编程门阵列(PGA)、现场可编程门阵列(FPGA)和片上系统(SOC)的集成电路的逻辑瓦片之间进行时钟信号分配和传输的电路系统和技术。虽然下面经常在FPGA的背景下描述本发明和/或本发明的实施例，但是这种讨论、发明和/或实施例也适用于在处理器、控制器、状态机、门阵列、PGA和SOC中采用的可编程或可配置逻辑块、逻辑阵列块或逻辑瓦片电路系统。为了简洁起见，没有为每个集成电路提供单独的讨论；但是，基于本公开，本领域的普通技术人员将清楚的是对于例如处理器、控制器、状态机、门阵列、PGA、FPGA和SOC的适用性。

简而言之，FPGA是可以由例如用户、客户和/或设计者在制造之前、制造期间和/或制造之后进行配置和/或重新配置(在下文中，除非另有说明，否则统称为“配置”等(例如，“配置(configure)”、“配置(configuring)”和“可配置”))的集成电路。在一个实施例中，除了其它部件之外，FPGA包括具有可编程部件的多个瓦片(“瓦片”通常被称为“可配置逻辑块”(CLB)、“逻辑阵列块”(LAB)或“逻辑瓦片”-在下文中统称为“逻辑瓦片”)和促进逻辑瓦片之间以及逻辑瓦片内部的通信的可配置的互连的网络。每个逻辑瓦片具有多个输入和输出。例如，采用可编程互连将逻辑瓦片的输入和输出连接到其它逻辑瓦片以及FPGA的外部输入和输出(FPGA的外部输入和输出可以连接到FPGA外部的电路系统)。

每个逻辑瓦片通常包括数千个晶体管，这些晶体管可以被配置成执行组合性的功能(简单和/或复杂)。逻辑瓦片也可以包括存储器元件，例如，触发器、寄存器、存储器等的块/阵列，和/或任何种类或类型的较小逻辑瓦片。逻辑瓦片通常包括用于同步时钟信号的电路系统，这些时钟信号在操作中促进逻辑瓦片的功能或操作(例如，同步地)的有序的实现和/或与其它逻辑瓦片和/或FPGA的外部输入和输出的通信。

附图说明

本发明可以结合附图中图示的实施例来实现。这些附图示出了本发明的不同方面，并且，在适当的情况下，在不同图中图示类似结构、部件、材料和/或元件的附图标记或名称被类似地进行标记。应当理解的是，除了具体示出的那些结构、部件、材料和/或元件之外，结构、部件、材料和/或元件的各种组合是被预想到的并且在本发明的范围内。

此外，本文描述和图示了许多发明。本发明既不限于其任何单个方面或其实施例，也不限于这些方面和/或实施例的任意组合和/或排列。而且，本发明的每个方面和/或其实施例可以被单独采用或者与一个或多个本发明的其它方面和/或其实施例组合使用。为了简洁起见，在本文中没有单独讨论和/或图示某些排列和组合。值得注意的是，本文描述为“示例性”的实施例或实现不被解释为例如相对于其它实施例或实现是优选的或有利的；而是旨在反映或指示(一个或多个)实施例是(一个或多个)“示例”实施例。