[发明专利]集成电路的逻辑瓦片的时钟分配和生成体系架构及其操作方法

权利要求书

1.一种集成电路，包含：

以多个行和/或列布置的逻辑瓦片阵列，其中，在操作期间，每个逻辑瓦片能够配置成连接到与其相邻的至少一个逻辑瓦片，并且其中，所述逻辑瓦片阵列的每个逻辑瓦片包括：

至少一个输入时钟路径，其中，该输入时钟路径包括能够配置成接收时钟信号的电路系统；

多个输出时钟路径，其中，每个输出时钟路径包括能够配置成将瓦片输出时钟信号发送到逻辑瓦片阵列的与其相邻的一个或多个逻辑瓦片的电路系统，

瓦片时钟生成电路系统，耦接到输入时钟路径，能够配置成生成具有偏移的瓦片时钟，其中，所述瓦片时钟的偏移相对于由逻辑瓦片阵列的每个逻辑瓦片的瓦片时钟生成电路系统生成的瓦片时钟是平衡的，以及

耦接到所述瓦片时钟生成电路系统以使用或基于所述瓦片时钟来执行操作的电路系统；并且

其中，所述逻辑瓦片阵列包括：

第一逻辑瓦片，以在相关联的所述至少一个输入时钟路径的输入处接收第一外部时钟信号，其中，逻辑瓦片阵列的相邻的第一多个逻辑瓦片中的每个逻辑瓦片能够配置为使用以下来生成其瓦片时钟：(i)由第一逻辑瓦片接收到的第一外部时钟信号，或者(ii)从第一多个逻辑瓦片中的逻辑瓦片的所述多个输出时钟路径中的一个输出时钟路径接收到的第一外部时钟信号的延迟版本，其中所述第一逻辑瓦片是所述第一多个逻辑瓦片中的一个，以及

第二逻辑瓦片，以在相关联的所述至少一个输入时钟路径的输入处接收第二外部时钟信号，其中，逻辑瓦片阵列的相邻的第二多个逻辑瓦片中的每个逻辑瓦片能够配置为使用以下来生成其瓦片时钟：(i)由第二逻辑瓦片接收到的第二外部时钟信号，或者(ii)从第二多个逻辑瓦片中的逻辑瓦片的所述多个输出时钟路径中的一个输出时钟路径接收到的第二外部时钟信号的延迟版本，其中所述第二逻辑瓦片是所述第二多个逻辑瓦片中的一个，并且其中：

第一多个逻辑瓦片中的逻辑瓦片与第二多个逻辑瓦片中的逻辑瓦片不同，

所述第一多个逻辑瓦片中的逻辑瓦片中的至少一个逻辑瓦片能够配置为使用从所述第一多个逻辑瓦片中的逻辑瓦片的所述多个输出时钟路径中的一个输出时钟路径接收到的第一外部时钟信号的延迟版本来生成其瓦片时钟，

所述第二多个逻辑瓦片中的逻辑瓦片中的至少一个逻辑瓦片能够配置为使用从所述第二多个逻辑瓦片中的逻辑瓦片的所述多个输出时钟路径中的一个输出时钟路径接收到的第二外部时钟信号的延迟版本来生成其瓦片时钟，并且

第一外部时钟信号和第二外部时钟信号具有相同的时钟频率并且相对于彼此零偏移。

2.如权利要求1所述的集成电路，其中，所述逻辑瓦片阵列的每个逻辑瓦片的所述多个输出时钟路径中的每个输出时钟路径包括至少一个U型转弯电路。

3.如权利要求2所述的集成电路，其中，U型转弯电路中的所述至少一个U型转弯电路包括一个或多个缓冲器。

4.如权利要求1所述的集成电路，其中，第一逻辑瓦片位于所述逻辑瓦片阵列的第一侧的周边上，并且第二逻辑瓦片位于所述逻辑瓦片阵列的第二侧的周边上。

5.如权利要求4所述的集成电路，其中，所述逻辑瓦片阵列的第一侧与所述逻辑瓦片阵列的第二侧相对。

6.如权利要求5所述的集成电路，其中，第一逻辑瓦片位于所述逻辑瓦片阵列的第一侧的第一列中，并且第二逻辑瓦片位于所述逻辑瓦片阵列的第二侧的最后一列中。

7.如权利要求1所述的集成电路，其中，每个逻辑瓦片的瓦片时钟生成电路系统包括一个或多个缓冲器。

8.如权利要求1所述的集成电路，其中：

所述第一逻辑瓦片位于逻辑瓦片阵列的外部周边的第一侧上，并且所述第一逻辑瓦片在第一逻辑瓦片的形成外部周边的第一侧的至少一部分的一侧处接收第一外部时钟，并且

所述第二逻辑瓦片位于逻辑瓦片阵列的外部周边的第二侧上，并且所述第二逻辑瓦片在第二逻辑瓦片的形成外部周边的第二侧的至少一部分的一侧处接收第二外部时钟。