[实用新型]多路并联寄存器及应用其的数据运算单元、芯片、算力板和计算设备有效
| 申请号： | 201820987783.0 | 申请日： | 2018-06-25 |
| 公开（公告）号： | CN208861273U | 公开（公告）日： | 2019-05-14 |
| 发明（设计）人： | 刘杰尧;张楠赓;吴敬杰;马晟厚 | 申请（专利权）人： | 北京嘉楠捷思信息技术有限公司 |
| 主分类号： | G06F9/30 | 分类号： | G06F9/30 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 11006 | 代理人： | 梁挥;祁建国 |
| 地址： | 100094 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | 本实用新型提供一种多路并联寄存器及应用其的数据运算单元、芯片、算力板和计算设备。多路并联寄存器包括多个输入端，用于输入数据；一时钟控制端，用于输入时钟信号；多个输出端，用于输出数据；多个动态D触发器，所述多个动态D触发器并联连接，用于在时钟信号控制下锁存和/或读出所述数据；一时钟缓冲器，用于将所述时钟控制端输入的时钟信号缓冲之后向所述多个动态D触发器提供时钟信号。可以简化后端布局布线流程，降低设计难度，提高性能，增加实用性。 | ||
| 搜索关键词： | 多路并联 寄存器 数据运算单元 计算设备 时钟信号 力板 缓冲器 芯片 时钟信号控制 本实用新型 时钟控制端 并联连接 布线流程 输出数据 输入时钟 控制端 输出端 输入端 缓冲 锁存 读出 应用 | ||
【主权项】：
1.一种多路并联寄存器，其特征在于，包括：多个输入端，用于输入数据；一时钟控制端，用于输入时钟信号；多个输出端，用于输出数据；一时钟缓冲器，用于将所述时钟控制端输入的时钟信号缓冲之后向多个动态D触发器提供时钟信号；所述多个动态D触发器并联连接在所述多个输入端和所述多个输出端之间，用于在时钟信号控制下锁存和/或读出所述数据，每一所述多个动态D触发器包括一第一锁存单元，一第二锁存单元以及一输出驱动单元；其中，所述第二锁存单元在所述时钟信号控制下通过单一器件实现高电平、低电平和高阻三种状态的输出。
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