[实用新型]多路并联寄存器及应用其的数据运算单元、芯片、算力板和计算设备

权利要求书

1.一种多路并联寄存器，其特征在于，包括：

多个输入端，用于输入数据；

一时钟控制端，用于输入时钟信号；

多个输出端，用于输出数据；

一时钟缓冲器，用于将所述时钟控制端输入的时钟信号缓冲之后向多个动态D触发器提供时钟信号；

所述多个动态D触发器并联连接在所述多个输入端和所述多个输出端之间，用于在时钟信号控制下锁存和/或读出所述数据，每一所述多个动态D触发器包括一第一锁存单元，一第二锁存单元以及一输出驱动单元；

其中，所述第二锁存单元在所述时钟信号控制下通过单一器件实现高电平、低电平和高阻三种状态的输出。

2.如权利要求1所述的多路并联寄存器，其特征在于：所述第二锁存单元为三态反相器。

3.如权利要求2所述的多路并联寄存器，其特征在于：所述时钟缓冲器包括多个级联的缓冲单元。

4.如权利要求3所述的多路并联寄存器，其特征在于：所述三态反相器进一步包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串接在电源、地之间。

5.如权利要求4所述的多路并联寄存器，其特征在于：所述第一PMOS晶体管、所述第二NMOS晶体管根据时钟信号进行开关控制，第一PMOS晶体管和第二NMOS晶体管的时钟信号反相。

6.如权利要求4所述的多路并联寄存器，其特征在于：所述第二PMOS晶体管与所述第一NMOS晶体管根据时钟信号进行开关控制，所述第二PMOS晶体管和所述第一NMOS晶体管的时钟信号反相。

7.一种数据运算单元，包括互联连接的控制电路、运算电路、多个多路并联寄存器，所述多个多路并联寄存器为串联和/或并联连接；其特征在于：所述多个多路并联寄存器为权利要求1-6中任意一种所述的多路并联寄存器。

8.一种芯片，其特征在于，包括权利要求7中所述的任意一种数据运算单元。

9.一种用于计算设备的算力板，其特征在于，包括多个权利要求8中所述的任意一种所述芯片。

10.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于：所述算力板为权利要求9中所述的任意一种所述算力板。