[发明专利]一种全并行LDPC译码器及FPGA实现方法

摘要

本发明提供了一种全并行LDPC译码器及FPGA实现方法，外信息节点更新模块接收并存储解调输出的软信息，补码转原码模块将外信息节点更新模块传送的码字进行补码转原码计算，并在迭代译码过程中并行的将变量节点更新模块输出的信息进行补码转原码计算，计算结果传送至校验节点更新模块；校验节点更新模块进行校验节点更新，变量节点更新模块进行变量节点更新，校验判决模块通过计算校验方程完成校验判决。本发明有效降低LDPC译码时延，在硬件资源消耗增加较少的前提下，极大提升了译码器的吞吐量。解决了高速通信系统接收机中译码器吞吐量不足的问题，从而为LDPC码在高速通信系统中的应用奠定了基础。

主权项

1.一种全并行LDPC译码器，包括外信息节点更新模块、补码转原码模块、校验节点更新模块、原码转补码模块、变量节点更新模块、判决节点更新模块和校验判决模块，其特征在于：所述的补码转原码模块、校验节点更新模块、变量节点更新模块、原码转补码模块、判决节点更新模块和校验判决模块并行运行；所述的外信息节点更新模块接收并存储解调输出的软信息，并在接收到完整一帧码字后，将码字分别传送至补码转原码模块和判决节点更新模块；所述的补码转原码模块将外信息节点更新模块传送的码字进行补码转原码计算，并在迭代译码过程中并行的将变量节点更新模块输出的信息进行补码转原码计算，计算结果传送至校验节点更新模块；所述的校验节点更新模块进行校验节点更新，并将计算结果传送至原码转补码模块；所述的原码转补码模块将校验节点更新模块输出的信息并行的进行原码转补码计算，将计算结果分别传送至变量节点更新模块和判决节点更新模块；所述的变量节点更新模块进行变量节点更新，并将计算结果传送至补码转原码模块；所述的判决节点更新模块进行判决节点更新，并将计算结果传送至校验判决模块；所述的校验判决模块通过计算校验方程完成校验判决，若计算结果满足所有校验方程或达到预设的最大迭代次数，则输出译码结果，译码结束；否则等待下一轮迭代过程输出的信息，进行下一轮判决。