[发明专利]一种基于FPGA的高速串行收发系统有效
| 申请号： | 201811366365.0 | 申请日： | 2018-11-16 |
| 公开（公告）号： | CN109408446B | 公开（公告）日： | 2022-04-01 |
| 发明（设计）人： | 胡瑾贤;黎仁刚;李宏圆;顾军;李春来;王宁 | 申请（专利权）人： | 中国船舶重工集团公司第七二三研究所 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42 |
| 代理公司： | 南京理工大学专利中心 32203 | 代理人： | 孟睿 |
| 地址： | 225001*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明涉及一种基于FPGA的高速串行收发系统。串行收发器组包含N个收发器，N2，数据发送模块使用其中一个收发器作为同步帧数据收发器，用于同步帧数据的发送；数据发送模块使用另外N‑1个收发器作为数据收发器，用于加扰数据的发送；数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块；同步帧解析模块根据同步帧数据解析出同步控制信号；数据同步模块使用所述同步控制信号对加扰数据进行对其操作；数据解扰模块根据对齐后的加扰数据恢复出数据发送模块发送的原始数据。本发明提高了传输效率和传输线速率，增加了并行传输带宽，降低了数据传输延迟。 | ||
| 搜索关键词： | 一种 基于 fpga 高速 串行 收发 系统 | ||
【主权项】：
1.一种基于FPGA的高速串行收发系统，其特征在于，包括串行收发器组、数据发送模块、数据接收模块、发送端复位控制模块、接收端复位控制模块；数据发送模块内包含同步帧合成模块和数据加扰模块，同步帧合成模块用于合成同步帧数据，数据加扰模块用对原始数据进行加扰形成加扰数据；串行收发器组包含N个收发器，N>2，数据发送模块使用其中一个收发器作为同步帧数据收发器，用于同步帧数据的发送；数据发送模块使用另外N‑1个收发器作为数据收发器，用于加扰数据的发送；数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块；同步帧解析模块根据同步帧数据解析出同步控制信号；数据同步模块使用所述同步控制信号对加扰数据进行对其操作；数据解扰模块根据对齐后的加扰数据恢复出数据发送模块发送的原始数据。
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