[发明专利]一种基于FPGA的高速串行收发系统

说明书

本发明涉及一种基于FPGA的高速串行收发系统。串行收发器组包含N个收发器，N2，数据发送模块使用其中一个收发器作为同步帧数据收发器，用于同步帧数据的发送；数据发送模块使用另外N‑1个收发器作为数据收发器，用于加扰数据的发送；数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块；同步帧解析模块根据同步帧数据解析出同步控制信号；数据同步模块使用所述同步控制信号对加扰数据进行对其操作；数据解扰模块根据对齐后的加扰数据恢复出数据发送模块发送的原始数据。本发明提高了传输效率和传输线速率，增加了并行传输带宽，降低了数据传输延迟。

技术领域

本发明属于软件无线电技术领域，特别是基于FPGA的高速串行数据通信，具体涉及一种基于FPGA的高速串行收发系统。

背景技术

近年来，通信、雷达与电子对抗领域飞速发展，对低延时大带宽的数据交换的需求逐步上升，基于FPGA的高速串行传输无论在速度还是信号完整性上都得以飞速发展。无论高宽带A/D采样后的数据接收，还是高速实时数据的传输与处理，都离不开高速串行协议。尤其对大型的数据采集与交换架构，往往需要在单位时间里采集与处理海量的高精度实时数据，这就要求在进行串行传输时速率达到千兆每秒，甚至万兆每秒的级别。而基于FPGA的高速串行收发器开发的各种协议正是一种完全可以满足当前需求的解决方案。目前现有协议，如以太网、PCIE、RapidIO等协议在特点上各有偏重，很难找到一种既能够满足低延迟高带宽、性能可扩展、并具备通道检测功能的轻量级传输方案。

发明内容

本发明针对FPGA内目前固有高速串行传输技术方案延迟高、有效传输带宽相对较低等缺点，提出一种基于FPGA的高速串行收发系统，能够满足低延迟高带宽、性能可扩展、并具备通道检测功能。

为了解决上述技术问题，本发明提供一种基于FPGA的高速串行收发系统，其特征在于，包括串行收发器组、数据发送模块、数据接收模块、发送端复位控制模块、接收端复位控制模块；数据发送模块内包含同步帧合成模块和数据加扰模块，同步帧合成模块用于合成同步帧数据，数据加扰模块用对原始数据进行加扰形成加扰数据；串行收发器组包含N个收发器，N2，数据发送模块使用其中一个收发器作为同步帧数据收发器，用于同步帧数据的发送；数据发送模块使用另外N-1个收发器作为数据收发器，用于加扰数据的发送；数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块；同步帧解析模块根据同步帧数据解析出同步控制信号；数据同步模块使用所述同步控制信号对加扰数据进行对其操作；数据解扰模块根据对齐后的加扰数据恢复出数据发送模块发送的原始数据。

较佳地，参考时钟由同步帧数据收发器时钟管脚输出后经FPGA内嵌锁相环滤波后作为基准时钟提供给数据发送模块、数据接收模块以及各收发器；外部输入的全局时钟经FPGA内嵌锁相环滤波后提供给发送复位控制模块和接收复位控制模块。

较佳地，发送端复位控制模块完成收发器组复位，发送端复位控制模块内部的状态机给出复位信号后，若在设定的等待时间内未完成收发器组的复位，则回到初始状态重启复位流程；收发器组完成复位后，设置收发器内部时钟相位参数，当时钟相位对齐后，发送端复位控制模块完成数据发送模块的复位；发送端复位控制模块完成各项复位工作后继续监视复位控制信号和锁相环锁定状态，判断是否需要重启发送端的复位流程。

较佳地，接收端复位控制模块由状态机完成，接收端复位控制模块在收发器组复位完成后，完成数据接收模块的复位，并继续监视锁相环锁定状态信号和数据接收模块给出的数据对齐标志信号，判断是否需要重启接收端复位流程。

较佳地，在N-1路原始数据被加扰后，同时送达给同步帧合成模块以及各通道对应的数据收发器，并行的加扰数据经过数据收发器串化后发送到各个传输通道上；同时，同步帧合成模块为加扰后的数据添加同步帧头和同步控制信息后形成同步帧数据，并将同步帧数据发送给帧同步收发器，帧同步收发器对同步帧数据串化后发送到对应的传输通道上。