[发明专利]一种基于FPGA的内存控制方法、装置、设备及介质有效
| 申请号： | 201811050873.8 | 申请日： | 2018-09-10 |
| 公开（公告）号： | CN109213722B | 公开（公告）日： | 2022-07-08 |
| 发明（设计）人： | 王江为 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F15/17 | 分类号： | G06F15/17;G06F13/38 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 罗满 |
| 地址： | 450018 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | 本发明公开了一种基于FPGA的内存控制方法、装置、设备及介质，该方法的步骤包括：接收传入的内存控制指令，并利用串并转换电路将内存控制指令转换为并行数据；分别依照CPU时钟频率对各并行数据进行单独的校验编码，生成相应的编码指令片段；将各编码指令片段传输至并串转换电路，并通过并串转换电路将各编码指令片段传输至内存，以根据各编码指令片段的整体内容对内存进行读写控制。本方法对各并行数据进行单独的校验编码，以此确保各编码指令片段能够顺利传输至内存，进而保证了内存镜像工作时，基于FPGA对内存进行控制时的整体可靠性。此外，本发明还提供一种基于FPGA的内存控制装置、设备及介质，有益效果同上所述。 | ||
| 搜索关键词： | 一种 基于 fpga 内存 控制 方法 装置 设备 介质 | ||
【主权项】：
1.一种基于FPGA的内存控制方法，其特征在于，包括：接收传入的内存控制指令，并利用串并转换电路将所述内存控制指令转换为并行数据；分别依照CPU时钟频率对各所述并行数据进行单独的校验编码，生成相应的编码指令片段；将各所述编码指令片段传输至并串转换电路，并通过所述并串转换电路将各所述编码指令片段传输至内存，以根据各所述编码指令片段的整体内容对所述内存进行读写控制。
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