[发明专利]一种基于FPGA的内存控制方法、装置、设备及介质

说明书

本发明公开了一种基于FPGA的内存控制方法、装置、设备及介质，该方法的步骤包括：接收传入的内存控制指令，并利用串并转换电路将内存控制指令转换为并行数据；分别依照CPU时钟频率对各并行数据进行单独的校验编码，生成相应的编码指令片段；将各编码指令片段传输至并串转换电路，并通过并串转换电路将各编码指令片段传输至内存，以根据各编码指令片段的整体内容对内存进行读写控制。本方法对各并行数据进行单独的校验编码，以此确保各编码指令片段能够顺利传输至内存，进而保证了内存镜像工作时，基于FPGA对内存进行控制时的整体可靠性。此外，本发明还提供一种基于FPGA的内存控制装置、设备及介质，有益效果同上所述。

技术领域

本发明涉及数据存储领域，特别是涉及一种基于FPGA的内存控制方法、装置、设备及介质。

背景技术

内存镜像是目前提高内存可靠性所常用的方法，其本质内容是将内存数据做两个拷贝，分别放在主内存和镜像内存中。一旦主内存发生故障（或者数据传输错误），内存控制器就会将数据转移到镜像内存上，有效防止了由于内存通道故障导致的数据丢失，从而提高系统的可靠性及稳定性。

当前实现内存镜像操作的硬件拓扑结构如图1所示，FPGA分别与CPU及内存（DDR内存以及DDR镜像内存）建立连接，在此基础上，FPGA对于内存而言是控制器，而对于CPU而言是“内存”，FPGA需要响应CPU中的内存控制器所发起的控制指令，并根据控制指令对其连接的内存（DDR内存以及DDR镜像内存）进行相应的操作。在内存镜像工作时，CPU向PFGA发起控制指令，FPGA首先通过串并转换电路对控制指令进行符合FPGA时钟频率的串并转化，以此生成多个并行数据，进而对并行数据进行综合的校验编码生成并行的编码指令，最终通过并串转换电路将编码指令输出至内存，以对内存进行相应的读写控制。但是由于并行数据是控制指令基于FPGA时钟频率进行的转换，并且对并行数据进行综合的校验编码时，必须确保各个并行数据同步执行，因此仍然需要依照FPGA时钟频率进行。FPGA与内存能够顺利通信的前提是FPGA与内存的时钟电平同处于高电平状态，但是由于内存时钟频率与CPU时钟频率一致，而FPGA时钟频率通常是CPU时钟频率的二分之一（如图2所示的FPGA与CPU之间的时钟频率对照图；其中，clk为CPU时钟频率，clkdiv为FPGA时钟频率）或四分之一，因此CPU与FPGA之间会存在时钟电平相反的时段，由此可能会出现依照FPGA时钟频率处理得到的编码指令在输出至内存时，内存的时钟电平同正处于低电平的情况，最终导致编码指令丢失，进而难以保证内存镜像工作时，基于FPGA对内存进行控制时的整体可靠性。

由此可见，提供一种基于FPGA的内存控制方法，以提高内存镜像工作时，基于FPGA对内存进行控制时的整体可靠性，是本领域技术人员亟待解决的问题。

发明内容

本发明的目的是提供一种基于FPGA的内存控制方法、装置、设备及介质，以提高内存镜像工作时，基于FPGA对内存进行控制时的整体可靠性。

为解决上述技术问题，本发明提供一种基于FPGA的内存控制方法，包括：

接收传入的内存控制指令，并利用串并转换电路将内存控制指令转换为并行数据；

分别依照CPU时钟频率对各并行数据进行单独的校验编码，生成相应的编码指令片段；

将各编码指令片段传输至并串转换电路，并通过并串转换电路将各编码指令片段传输至内存，以根据各编码指令片段的整体内容对内存进行读写控制。

优选的，串并转换电路具体为ISERDES原语电路；并串转换电路具体为OSERDES原语电路。

优选的，分别对各并行数据进行单独的校验编码具体为：

分别对各并行数据进行单独的ECC校验编码。

优选的，内存具体为DDR内存。

优选的，接收传入的内存控制指令具体为：