[发明专利]一种多通道数据源DDR缓存的FPGA实现方法

摘要

本发明公开了一种多通道数据源DDR缓存的FPGA实现方法，用FPGA挂若干个DDR颗粒,随意配置通道个数，然后对每个通道DDR读写进行仲裁，仲裁规则是通过轮询，或匹配带宽的仲裁规则。本发明将各个通道的数据缓存至DDR的各个通道对应的地址空间，每个通道的地址空间大小可以任意划分，地址空间总共大小为每个DDR颗粒内存空间的总和，通道数据和DDR之间分别是通过异步fifo进行交接。本发明灵活高效使用多个DDR颗粒对各个通道进行读写仲裁，可以对扩展若干个异步时钟时终域通道进行交接，灵活匹配缓存DDR映射的地址空间，集中多个DDR的缓存数据带宽对得到仲裁的通道进行缓存。

主权项

1.一种多通道数据源DDR缓存的FPGA实现方法，其特征在于,包括：将各个通道的数据分别缓存至DDR的各通道对应的内存地址空间，每个通道的地址空间大小任意划分，地址空间总大小为所用的DDR颗粒内存空间的总和；各通道数据源和DDR之间分别是通过异步FIFO进行交接；各通道数据源通过多个通道将数据先写入异步FIFO端口的写FIFO，再从写FIFO中取数据写至DDR对应的地址空间内,根据读FIFO水位线标志信号，再将DDR地址空间中取数据写到读FIFO中；具体步骤：1)用FPGA挂若干个DDR颗粒,可根据需求随意配置数据通道个数，设置读写控制模块，仲裁模块；2)设置写FIFO水位线，目的是从写FIFO中读出数据时保证FIFO必须有一定的数据存量；设置读FIFO的水位线，目的是防止从DDR读出数据时写到读FIFO中会出现数据溢出，造成数据丢失；3)每个数据通道写入数据到其对应的写FIFO中；4)判断每个通道写FIFO中数据量是否达到设置的水位线要求，若达到水位线要求，则发送该通道写DDR仲裁请求信号至仲裁模块；5)仲裁模块判断每个通道发出的写DDR仲裁请求信号，根据发送写仲裁申请的先后，给予每个通道写仲裁权限，同一时刻，每个通道的写仲裁与读仲裁中，仲裁模块只会仲裁一条通道的写仲裁或读仲裁有效；6)读写控制模块根据仲裁结果对某一条通道的写FIFO进行取数据，每次取该写FIFO中设置的水位线的数据量，该写FIFO会确保有一定的数据量；取数据存到设置的DDR对应的地址空间内，地址空间大小随意配置；7)等待完成；8)对刚完成仲裁数据通道进行判断，该通道的读FIFO是否满足水位线要求，若读FIFO水位线满足要求后，则发出读DDR仲裁申请至仲裁模块；9)仲裁模块给出仲裁结果；10)读写控制模块根据仲裁结果，将从该通道对应的DDR地址空间中取数据写到读FIFO中，每次取设置的水位线数据量，确保读FIFO写入数据不会溢出；11)读FIFO等待外部通道读取。