[发明专利]非易失性存储器有效
| 申请号： | 201810558596.5 | 申请日： | 2018-06-01 |
| 公开（公告）号： | CN108986860B | 公开（公告）日： | 2023-09-22 |
| 发明（设计）人： | 朴廷埈;任政燉;郑秉勳;金恩智;申知娟;崔荣暾 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06;G11C16/34;H03K3/017 |
| 代理公司： | 华进联合专利商标代理有限公司 44224 | 代理人： | 刘培培;黄隶凡 |
| 地址： | 韩国京畿道水*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。 | ||
| 搜索关键词： | 非易失性存储器 | ||
【主权项】：
1.一种非易失性存储器，其特征在于，包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于所述外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在所述训练周期期间并行地执行所述占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路，被配置成对所述内部时钟信号执行所述占空比修正操作，以及输出缓冲器，连接在所述占空比修正电路的输出端子与所述输入/输出引脚之间。
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