[发明专利]高压驱动芯片内部电源电路

摘要

本申请揭示了一种高压驱动芯片内部电源电路，属于模拟集成电路技术领域。该高压驱动芯片内部电源利用NMOS管和PMOS管两者在导通时栅源电压Vgs极性相反，以及齐纳二极管击穿后的稳压特性，使得电路对内部低压模块的供电电压V_OUT在VDD较低时跟随VDD变化，当VDD大于第五齐纳二极管的击穿电压V_D5时V_OUT固定为V_D5；V_OUT在VDD较低时跟随其变化的特性降低了VDD使电路正常工作的最小值，扩大了电路的应用范围，VDD大于V_D5后V_OUT固定为V_D5的特性，实现了对内部低压模块的保护。

主权项

1.一种高压驱动芯片内部电源电路，其特征在于，所述高压驱动芯片内部电源电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第一齐纳二极管、第二齐纳二极管、第三齐纳二极管、第四齐纳二极管、第五齐纳二极管、第一PNP三极管、第二PNP三极管、第一NPN三极管、第二NPN三极管、第一电容、第二电容和第三电容，其中：/n所述第一NMOS管的漏端接所述第一电阻的第一端，所述第一NMOS管的栅端接EN端口，所述第一NMOS管的源端接所述第二NMOS管的漏端；所述第二NMOS管的漏端接所述第二NMOS管的栅端，所述第二NMOS管的源端接GND；所述第三NMOS管的漏端接所述第三NMOS管的栅端，所述第三NMOS管的栅端接所述第五电阻的第一端，所述第三NMOS管的源端接GND；所述第四NMOS管的漏端接所述第七电阻的第一端，所述第四NMOS管的栅端接所述第三NMOS管的栅端，所述第四NMOS管的源端接GND；所述第五NMOS管的漏端接所述第八电阻的第一端，所述第五NMOS管的栅端接所述第五NMOS管的漏端，所述第五NMOS管的源端接GND；所述第六NMOS管的漏端接所述第五PMOS管的漏端，所述第六NMOS管的栅端接所述第三NMOS管的栅端，所述第六NMOS管的源端接GND；所述第七NMOS管的漏端接VDD，所述第七NMOS管的栅端接所述第二电容的第一端，所述第七NMOS管的源端接VOUT；/n所述第一PMOS管的漏端接所述第四电阻的第一端，所述第一PMOS管的栅端接所述第一PMOS管的漏端；所述第二PMOS管的漏端接所述第五电阻的第二端，所述第二PMOS管的栅端接所述第一PMOS管的栅端，所述第二PMOS管的源端接VDD；所述第三PMOS管的漏端接所述第四PMOS管的源端，所述第三PMOS管的栅端接所述第一PMOS管的栅端，所述第三PMOS管的源端接所述第九电阻的第一端；所述第四PMOS管的漏端接所述第八电阻的第二端，所述第四PMOS管的栅端接所述第七电阻的第二端，所述第四PMOS管的源端接所述第二齐纳二极管的正端；所述第五PMOS管的漏端接所述第六NMOS管的漏端，所述第五PMOS管的栅端接所述第三PMOS管的漏端，所述第五PMOS管的源端接VDD；所述第六PMOS管的漏端接VOUT，所述第六PMOS管的栅端接所述第五PMOS管的漏端，所述第六PMOS管的源端接VDD；/n所述第一电阻的第二端接所述第一PNP三极管的基极，所述第一电阻的第一端接所述第一NMOS管的漏端；所述第二电阻的第一端接VDD，所述第二电阻的第二端接所述第二PNP三极管的发射极；所述第三电阻的第一端接VDD，所述第三电阻的第二端接所述第一PMOS管的源端；所述第四电阻的第一端接所述第一PMOS管的漏端，所述第四电阻的第二端接所述第二NPN三极管的集电极；所述第五电阻的第二端接所述第二PMOS管的漏端，所述第五电阻的第一端接所述第三NMOS管的漏端；所述第六电阻的第一端接所述第二NPN三极管的发射极，所述第六电阻的第二端接GND；所述第七电阻的第二端接所述第四PMOS管的栅端，所述第七电阻的第一端接所述第四NMOS管的漏端；所述第八电阻的第二端接所述第四PMOS管的漏端，所述第八电阻的第一端接第五NMOS管的漏端；所述第九电阻的第二端接VDD，所述第九电阻的第一端接所述第三PMOS管的源端；所述第十电阻的第一端接所述第四PMOS管的漏端，所述第十电阻的第二端接所述第七NMOS管的栅端；/n所述第一齐纳二极管的正端接所述第七电阻的第二端，所述第一齐纳二极管的负端接VDD；所述第二齐纳二极管的正端接所述第三PMOS管的漏端，所述第二齐纳二极管的负端接VDD；所述第三齐纳二极管的正端接所述第五PMOS管的漏端，所述第三齐纳二极管的负端接VDD；所述第四齐纳二极管的正端接GND，所述第四齐纳二极管的负端接所述第一电容的第一端；所述第五齐纳二极管的正端接GND，所述第五齐纳二极管的负端接所述第七NMOS管的源端；/n所述第一PNP三极管的集电极接所述第一NMOS管的漏端，所述第一PNP三极管的基极接所述第一电阻的第二端，所述第一PNP三极管的发射极接VDD；所述第二PNP三极管的集电极接所述第一NPN三极管的集电极，所述第二PNP三极管的基极接所述第一电阻的第一端，所述第二PNP三极管的发射极接所述第一电阻的第二端；所述第一NPN三极管的集电极接所述第一NPN三极管的基极，所述第一NPN三极管的基极接所述第二NPN三极管的基极，所述第一NPN三极管的发射极接GND；所述第二NPN三极管的集电极接所述第四电阻的第二端，所述第二NPN三极管的基极接所述第二PNP三极管的集电极，所述第二NPN三极管的发射极接所述第六电阻的第一端；/n所述第一电容的第一端接所述第四PMOS管的漏端，所述第一电容的第二端接GND；所述第二电容的第一端接所述第七NMOS管的栅端，所述第二电容的第二端接GND；所述第三电容的第一端接VOUT，所述第三电容的第二端接GND。/n