[发明专利]一种实现多级串联序列可知的接口的方法

摘要

本发明公开了一种实现多级串联序列可知的接口的方法，包含CLK和DATA两根信号线，在读取模块ID时，CLK由主设备控制发送固定频率的时钟信号，同时各个模块在每个时钟周期内同时向自己的上级节点发送一个Bit的数据信息；任何一个模块，首先向上级节点汇报自身ID，并同时储存下级节点ID信息。本发明的有益效果是：1、该发明实现了4根信号线即可完成数据序列传递工作，降低了系统复杂度；2、该发明将数据传递规则简化为简单移位操作，降低模块电气性能和处理能力要求；3、该发明将串行拼接模块数量限制扩大到30个以上，满足更多复杂功能需求。

主权项

1.一种实现多级串联序列可知的接口的方法，其特征在于，包含CLK和DATA两根信号线，在读取模块ID时，CLK由主设备控制发送固定频率的时钟信号，同时各个模块在每个时钟周期内同时向自己的上级节点发送一个Bit的数据信息；任何一个模块，首先向上级节点汇报自身ID，并同时储存下级节点ID信息，自身ID发送完毕后继续发送下级节点上报的信息；如果没有下级节点则汇报全0（或全1）数据，主设备接收到全0（或全1）数据则认为信息收集完毕，感觉固定数据位切分数据，从而得到最终的ID序列；DATA信号在CLK时钟信号跳变时向上级节点汇报1Bit的数据信息，每个模块节点的ID信息均为固定长度，在节点内部处理器内使用固定长度的存储空间保存ID信息，在数据传输过程中，每个时钟周期进行一次移位操作，将最高位Bit值（0或1）传递给上级节点，同时进行左移移位操作，接收下级节点Bit信息存入最低位；如此，多级DATA信号即为简单的移位操作关系；当模块监测到连续2个时钟周期内CLK为持续高电平（或低电平）即认为系统处于闲置状态，执行复位操作，在存储区填充完整自身ID信息。