[发明专利]利用集成电路中的路径延迟变化的动态频率提升

摘要

本发明涉及诸如集成电路(IC)等的同步数字系统的设计和制造以采用动态频率提升。所提出的技术通过尽管存在关键路径时间约束并且在不违反正确功能的情况下提升操作时钟频率来克服传统同步时钟设计的限制。根据典型实施例，IC被配置为通过基于时钟周期选择更优的时钟频率来在各状态事件期间设置时钟频率，从而在保持同步数字系统的益处和设计方法的同时在吞吐量方面提高系统性能。

主权项

1.一种装置，其包括同步数字系统，所述同步数字系统包括：组合电路，其以具有不同路径延迟的多个电路路径为特征；以及时钟调度器，其被连接成在当前时钟周期期间检测选定电路路径的选定源点处的运行时的当前状态值，并基于所述当前状态值而生成时钟选择信号，以便于针对下一时钟周期提升时钟频率，从而对以下的情况加以利用，在该情况下，具有比所述时钟周期更长的路径传播延迟的路径无效，因此以更高时钟频率进行计时将不会违反所述下一时钟周期期间的时序约束。