[发明专利]利用集成电路中的路径延迟变化的动态频率提升

说明书

本发明涉及诸如集成电路(IC)等的同步数字系统的设计和制造以采用动态频率提升。所提出的技术通过尽管存在关键路径时间约束并且在不违反正确功能的情况下提升操作时钟频率来克服传统同步时钟设计的限制。根据典型实施例，IC被配置为通过基于时钟周期选择更优的时钟频率来在各状态事件期间设置时钟频率，从而在保持同步数字系统的益处和设计方法的同时在吞吐量方面提高系统性能。

相关申请的交叉引用

本申请要求2017年7月8日提交的、标题为“DYNAMIC FREQUENCY BOOSTINGEXPLOITING PATH DELAY VARIABILITY IN INTEGRATED CIRCUITS”的美国非临时申请No.15/644,760的优先权，其中美国非临时申请No.15/644,760要求2016年7月8日提交的、标题为“A DYNAMIC FREQUENCY BOOSTING METHOD EXPLOITING PATH DELAY VARIABILITYIN INTEGRATED CIRCUITS”的美国临时申请No.62/359,814的优先权，上述两个申请在此为同一受让人所拥有且受让。

技术领域

本发明涉及用于优化集成电路中的时钟速度的技术。

背景技术

电子设计自动化(EDA)(也称为电子计算机辅助设计(ECAD))是用于设计诸如集成电路和印刷电路板等的电子系统的一类软件工具。这些工具在芯片设计者用来设计和分析整个半导体芯片的设计流程中协同工作。考虑到当今的半导体芯片可能具有数十亿个组件，EDA工具对于它们的设计是至关重要的。

尽管EDA工具的语言和工具多年来的演进显著，但是以文本编程语言指定期望行为并且让这些工具导出详细物理设计的一般方法仍然是当今数字IC设计的基础。

虽然目标是使物理设计适当地工作——这意味着所有功能按预期进行，但是情况并非总是如此。设计者还采用电子电路仿真工具，其本质上是用于复制实际电子装置或电路的行为的数学模型。在这方面，仿真工具允许对电路操作进行建模，并且是非常宝贵的分析工具。在实际构建电路之前对电路的行为进行仿真可以通过使错误的设计如此已知、并且提供对电子电路设计行为的深入了解来大大提高设计效率。特别地，对于集成电路，工具(光掩模)是昂贵的，面包板是不切实际的，并且探测内部信号的行为是极其困难的。因此，几乎所有的IC设计都很大程度上依赖于仿真。

静态时序分析(STA)是在无需对整个电路进行仿真的情况下对数字电路的期望时序进行计算的仿真方法。

传统上，高性能集成电路以其工作的时钟频率为特征。测定电路以指定速度工作的能力需要用以在设计过程期间测量沿相关路线(关键路径)的路径延迟的能力。此外，延迟计算必须在设计的各个阶段(诸如逻辑综合、布局(布局布线)等)以及在设计周期后期进行的就地优化中并入时序优化器的内环。静态时序分析在促进对电路时序的快速和合理精确测量方面扮演着至关重要的作用。

为了在典型的同步数字系统中进行适当的电路操作，假设数据以锁步(lockstep)方式移动，在时钟信号的各周期上前进一级。这是通过使诸如触发器或锁存器等的元件同步来强制执行的，其中这些元件在时钟指示这样做时将其输入复制到其输出。在这样的系统中，只可能有两种时序错误。一种这样的错误是设置时间违反，即信号太晚到达并且错过了其应该前进的时间。另一种错误是保持时间违反，即输入信号在时钟的有效转变之后变化太快。

信号到达的时间可能由于许多原因而变化——输入数据可能变化，电路可能进行不同的操作，温度和电压可能改变，并且各部件的确切结构中存在制造差异。静态时序分析的主要目标是验证尽管存在这些可能的变化，但是所有信号都将不会太早或太晚到达，因此可以确保正确的电路操作。

由于静态时间分析能够验证每条路径，因此可以检测诸如小故障、慢速路径和时钟偏斜等的其它问题。