[发明专利]双模式宽负载范围降压型开关电容DC-DC转换器

摘要

本发明涉及一种双模式宽负载范围降压型开关电容DC‑DC转换器，该DC‑DC转换器10包括：时钟编码驱动子电路11；开关电容功率子电路12，电连接所述时钟编码驱动子电路11；反馈控制子电路13，电连接所述电容功率子电路12并输出反馈信号至所述时钟编码驱动子电路11。本发明提供的双模式宽负载范围降压型开关电容DC‑DC转换器，采用PFM和Burst两种输出电压管理的工作模式，在PFM工作模式下，负载的变化通过误差放大器EA输出信号调节VCO开关频率，产生两相非交叠信号Φ1和Φ2作为开关电容阵列来稳定输出电压，保证输出电压精度；在Burst工作模式通过间歇的工作模式来稳定轻载的输出电压，从而有效增加转换器轻载时的负载电流范围，此外，还提升了负载跳变的反应时间与转换效率。

主权项

1.一种双模式宽负载范围降压型开关电容DC-DC转换器(10)，其特征在于，包括：/n时钟编码驱动子电路(11)；/n开关电容功率子电路(12)，电连接所述时钟编码驱动子电路(11)；/n反馈控制子电路(13)，电连接所述电容功率子电路(12)并输出反馈信号至所述时钟编码驱动子电路(11)；其中，/n所述反馈控制子电路(13)包括：第一跨导运算放大器(OTA1)、补偿电容(C_C)、补偿电阻(R_C)、压控振荡器(VCO)、非交叠时钟产生单元；其中，/n所述第一跨导运算放大器(OTA1)、所述压控振荡器(VCO)及所述非交叠时钟产生单元依次串接于所述开关电容功率子电路(12)的输出端(V_OUT)与所述时钟编码驱动子电路(11)的输入端之间；/n所述第一跨导运算放大器(OTA1)的反相输入端电连接所述开关电容功率子电路(12)的输出端(V_OUT)，同相输入端电连接第一参考电压端(V_REF)；/n所述补偿电阻(R_C)与所述补偿电容(C_C)依次串接于所述第一跨导运算放大器(OTA1)的输出端与接地端(GND)之间；/n所述第一跨导运算放大器(OTA1)包括：第一PMOS管(M_P1)、第二PMOS管(M_P2)、第三PMOS管(M_P3)、第四PMOS管(M_P4)、第五PMOS管(M_P5)、第六PMOS管(M_P6)、第七PMOS管(M_P7)、第八PMOS管(M_P8)、第九PMOS管(M_P9)、第十PMOS管(M_P10)、第一NMOS管(M_N1)、第二NMOS管(M_N2)、第三NMOS管(M_N3)、第四NMOS管(M_N4)、第五NMOS管(M_N5)、第六NMOS管(M_N6)、第七NMOS管(M_N7)、第八NMOS管(M_N8)、第九NMOS管(M_N9)、第十NMOS管(M_N10)、电流沉(I_SS)、第一开关(S₁)及第二开关(S₂)；其中，/n所述第二PMOS管(M_P2)、所述第四PMOS管(M_P4)、所述第八PMOS管(M_P8)、所述第六NMOS管(M_N6)及所述第二NMOS管(M_N2)依次串接于电源端(VDD)与接地端(GND)之间；/n所述第一PMOS管(M_P1)、所述第三PMOS管(M_P3)、所述第七PMOS管(M_P7)、所述第五NMOS管(M_N5)及所述第一NMOS管(M_N1)依次串接于所述电源端(VDD)与所述接地端(GND)之间；/n所述第六PMOS管(M_P6)、所述第十PMOS管(M_P10)、所述第八NMOS管(M_N8)及所述第四NMOS管(M_N4)依次串接于所述第二PMOS管(M_P2)的漏极与所述接地端(GND)之间；/n所述第五PMOS管(M_P5)、所述第九PMOS管(M_P9)、所述第七NMOS管(M_N7)及所述第三NMOS管(M_N3)依次串接于所述第一PMOS管(M_P1)的漏极与所述接地端(GND)之间；/n所述第九NMOS管(M_N9)与所述电流沉(I_SS)依次串接于所述第二PMOS管(M_P2)的漏极与所述接地端(GND)之间；/n所述第十NMOS管(M_N10)电连接于所述第一PMOS管(M_P1)的漏极与所述第九NMOS管(M_N9)的源极之间；/n所述第一PMOS管(M_P1)的栅极电连接所述第二PMOS管(M_P2)的栅极；/n所述第三PMOS管(M_P3)的栅极电连接所述第四PMOS管(M_P4)的栅极；/n所述第七PMOS管(M_P7)的栅极电连接所述第八PMOS管(M_P8)的栅极；/n所述第五NMOS管(M_N5)的栅极电连接所述第六NMOS管(M_N6)的栅极；/n所述第一NMOS管(M_N1)的栅极与所述第二NMOS管(M_N2)的栅极均电连接所述第七PMOS管(M_P7)的漏极；/n所述第五PMOS管(M_P5)的栅极电连接所述第六PMOS管(M_P6)的栅极；/n所述第九PMOS管(M_P9)的栅极电连接所述第十PMOS管(M_P10)的栅极；/n所述第七NMOS管(M_N7)的栅极电连接所述第八NMOS管(M_N8)的栅极；/n所述第三NMOS管(M_N3)的栅极与所述第四NMOS管(M_N4)的栅极均电连接所述第九PMOS管(M_P9)的漏极；/n所述第九NMOS管(M_N9)的栅极作为所述第一跨导运算放大器(OTA1)的同相输入端电连接所述开关电容功率子电路(12)的输出端；/n所述第十PMOS管(M_P10)的栅极作为所述第一跨导运算放大器(OTA1)的反相输入端分别经所述第一开关(S₁)与所述第二开关(S₂)电连接第一参考电压端(V_REF1)与第二参考电压端(V_REF2)；/n所述第八PMOS管(M_P8)与所述第六NMOS管(M_N6)串接形成的节点作为所述第一跨导运算放大器(OTA1)的第一输出端；/n所述第十PMOS管(M_P10)与所述第八NMOS管(M_N8)串接形成的节点作为所述第一跨导运算放大器(OTA1)的第二输出端。/n