[发明专利]层叠型电子部件的制造方法以及层叠型电子部件在审
| 申请号： | 201711431276.5 | 申请日： | 2017-12-26 |
| 公开（公告）号： | CN108281274A | 公开（公告）日： | 2018-07-13 |
| 发明（设计）人： | 立花薰 | 申请（专利权）人： | 株式会社村田制作所 |
| 主分类号： | H01F41/04 | 分类号： | H01F41/04;H01F41/10;H01F41/00;H01F27/28;H01F27/29;H01F17/00 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 李洋;青炜 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供能够以低成本在层叠体的底面形成尺寸精度高的外部电极的层叠型电子部件的制造方法以及层叠型电子部件。层叠型电子部件的制造方法具备：形成包括多个陶瓷层的层叠体的工序；在层叠体的底面形成外部电极导体层的工序；在形成外部电极导体层后，将外部电极导体层的一部分以及层叠体的底面的一部分中的至少外部电极导体层的一部分除去而形成槽的工序；以及将层叠体分割为多个芯片区域而进行单片化的工序。 | ||
| 搜索关键词： | 层叠型电子部件 外部电极 层叠体 导体层 底面 制造 芯片区域 单片化 低成本 陶瓷层 分割 | ||
【主权项】：
1.一种层叠型电子部件的制造方法，其中，具备：形成包括多个陶瓷层的层叠体的工序；在所述层叠体的底面形成外部电极导体层的工序；在形成所述外部电极导体层后，将所述外部电极导体层的一部分以及所述层叠体的底面的一部分中的至少所述外部电极导体层的一部分除去而形成槽的工序；以及将所述层叠体分割为多个芯片区域而进行单片化的工序。
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