[发明专利]一种解决半选问题的亚阈值SRAM存储单元电路

摘要

一种解决半选问题的亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明提供的存储单元电路中第一PMOS管MP1和第一NMOS管MN1构成第一反相器，第二PMSO管MP2和第二NMOS管MN2构成第二反相器，用于存储相反的数据，两个反相器形成反馈结构，使数据被稳定的锁存；第六NMOS管MN6和第七PMOS管MN7用于控制读操作，第五NMOS管MN5用于解决在写操作过程中列半选单元存储点稳定性问题；由于在写操作过程中第三NMOS管MN3或者第四NMOS管MN4关断，从而打破了两个反相器的反馈回路，所以大大改善了单元写能力。本发明的电路结合其读写结构，能够有效的提高读写噪声容限；并且可以有效的用于位交错阵列结构中，解决了半选问题；同时本发明工作在亚阈值区，降低了功耗。

主权项

一种解决半选问题的亚阈值SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)，第三PMOS管(MP3)和第三NMOS管(MN3)的栅极连接第一信号控制线(WLL)，第四NMOS管(MN4)和第四PMOS管(MP4)的栅极连接第二信号控制线(WLR)，第七NMOS管(MN7)的源极连接第三信号控制线(VVSS)；第五NMOS管(MN5)和第五PMOS管(MP5)的栅极连接写字线(WWL)，第六NMOS管(MN6)的栅极连接读字线(RWL)，其漏极连接读位线(RBL)；第一NMOS管(MN1)的栅极连接第一PMOS管(MP1)的栅极、第四PMOS管(MP4)的源极以及第二PMOS管(MP2)和第二NMOS管(MN2)的漏极并作为第一存储点(Q)，其漏极连接第二PMOS管(MP2)、第二NMOS管(MN2)和第七NMOS管(MN7)的栅极、第一PMOS管(MP1)的漏极和第三PMOS管(MP3)的源极并作为第二存储点(QB)，其源极连接第三NMOS管(MN3)的漏极和第五NMOS管(MN5)的源极；第五NMOS管(MN5)的漏极连接第二NMOS管(MN2)的源极和第四NMOS管(MN4)的漏极，第三PMOS管(MP3)的漏极连接第四PMOS管(MP4)的漏极和第五PMOS管(MP5)的源极，第七NMOS管(MN7)的漏极连接第六NMOS管(MN6)的源极；第一PMOS管(MP1)和第二PMOS管(MP2)的源极以及第五PMOS管(MP5)的漏极接电源电压(VDD)，第三NMOS管(MN3)和第四NMOS管(MN4)的源极接地(GND)；所有NMOS管的体端均接地(GND)，所有PMOS管的体端均接电源电压(VDD)。