[发明专利]一种解决半选问题的亚阈值SRAM存储单元电路

说明书

一种解决半选问题的亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明提供的存储单元电路中第一PMOS管MP1和第一NMOS管MN1构成第一反相器，第二PMSO管MP2和第二NMOS管MN2构成第二反相器，用于存储相反的数据，两个反相器形成反馈结构，使数据被稳定的锁存；第六NMOS管MN6和第七PMOS管MN7用于控制读操作，第五NMOS管MN5用于解决在写操作过程中列半选单元存储点稳定性问题；由于在写操作过程中第三NMOS管MN3或者第四NMOS管MN4关断，从而打破了两个反相器的反馈回路，所以大大改善了单元写能力。本发明的电路结合其读写结构，能够有效的提高读写噪声容限；并且可以有效的用于位交错阵列结构中，解决了半选问题；同时本发明工作在亚阈值区，降低了功耗。

技术领域

本发明属于集成电路技术领域，涉及一种亚阈值SRAM存储单元电路，尤其适用于在位交错阵列结构中解决半选问题。

背景技术

亚阈值设计因其超低能耗的特性而逐渐被广泛应用，特别是对SRAM(StaticRandom Access Memory，静态随机存取存储器)这样具有高密度集成的电路。然而，随着电源电压降低，特别是电路进入亚阈值区，存储单元受工艺波动影响更为显著，结果使得存储单元的稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。同时随着工艺尺寸的不断缩减和存储容量的增加，存储器的软错误率变得越来越高。利用传统的纠错编码技术也只能解决单特比位的软错误率，随着工艺节点进入纳米级以后，多比特位软错误率的会呈指数增加。为了解决此问题，位交错阵列结构得到应用。然而位交错结构的使用会产生半选问题，包括读半选和写半选稳定性的降低，甚至破坏存储器原有的存储状态。

目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T单元的读写能力提高有限。若6T单元用于位交错结构中，半选单元由于位线WWL为高电平，导致传输管N3和N4打开，所以位线BL和BLB的变化会影响存储点的电位，从而导致半选问题。所以，设计一款高读写稳定性且适用于位交错阵列结构的亚阈值SRAM存储单元电路很有必要。

发明内容

针对上述不足之处，本发明提出一种亚阈值SRAM存储单元电路，具有高读写稳定性，尤其适用于位交错阵列结构，解决半选问题。.

本发明的技术方案为：

一种亚阈值SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5，

第三PMOS管MP3和第三NMOS管MN3的栅极连接第一信号控制线WLL，第四NMOS管MN4和第四PMOS管MP4的栅极连接第二信号控制线WLR，第七NMOS管MN7的源极连接第三信号控制线VVSS；

第五NMOS管MN5和第五PMOS管MP5的栅极连接写字线WWL，第六NMOS管MN6的栅极连接读字线RWL，其漏极连接读位线RBL；

第一NMOS管MN1的栅极连接第一PMOS管MP1的栅极、第四PMOS管MP4的源极以及第二PMOS管MP2和第二NMOS管MN2的漏极并作为第一存储点Q，其漏极连接第二PMOS管MP2、第二NMOS管MN2和第七NMOS管MN7的栅极、第一PMOS管MP1的漏极和第三PMOS管MP3的源极并作为第二存储点QB，其源极连接第三NMOS管MN3的漏极和第五NMOS管MN5的源极；

第五NMOS管MN5的漏极连接第二NMOS管MN2的源极和第四NMOS管MN4的漏极，第三PMOS管MP3的漏极连接第四PMOS管MP4的漏极和第五PMOS管MP5的源极，第七NMOS管MN7的漏极连接第六NMOS管MN6的源极；