[发明专利]一种解决半选问题的亚阈值SRAM存储单元电路

权利要求书

1.一种解决半选问题的亚阈值SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)，

第三PMOS管(MP3)和第三NMOS管(MN3)的栅极连接第一信号控制线(WLL)，第四NMOS管(MN4)和第四PMOS管(MP4)的栅极连接第二信号控制线(WLR)，第七NMOS管(MN7)的源极连接第三信号控制线(VVSS)；

第五NMOS管(MN5)和第五PMOS管(MP5)的栅极连接写字线(WWL)，第六NMOS管(MN6)的栅极连接读字线(RWL)，第六NMOS管(MN6)的漏极连接读位线(RBL)；

第一NMOS管(MN1)的栅极连接第一PMOS管(MP1)的栅极、第四PMOS管(MP4)的源极以及第二PMOS管(MP2)和第二NMOS管(MN2)的漏极并作为第一存储点(Q)，第一NMOS管(MN1)的漏极连接第二PMOS管(MP2)、第二NMOS管(MN2)和第七NMOS管(MN7)的栅极、第一PMOS管(MP1)的漏极和第三PMOS管(MP3)的源极并作为第二存储点(QB)，第一NMOS管(MN1)的源极连接第三NMOS管(MN3)的漏极和第五NMOS管(MN5)的源极；

第五NMOS管(MN5)的漏极连接第二NMOS管(MN2)的源极和第四NMOS管(MN4)的漏极，第三PMOS管(MP3)的漏极连接第四PMOS管(MP4)的漏极和第五PMOS管(MP5)的源极，第七NMOS管(MN7)的漏极连接第六NMOS管(MN6)的源极；

第一PMOS管(MP1)和第二PMOS管(MP2)的源极以及第五PMOS管(MP5)的漏极接电源电压(VDD)，第三NMOS管(MN3)和第四NMOS管(MN4)的源极接地(GND)；

所有NMOS管的体端均接地(GND)，所有PMOS管的体端均接电源电压(VDD)。