[发明专利]防止选择性外延生长的硅损坏的3D NAND制备方法及获得的3D NAND闪存有效
| 申请号： | 201710724669.9 | 申请日： | 2017-08-22 |
| 公开（公告）号： | CN107482016B | 公开（公告）日： | 2019-12-17 |
| 发明（设计）人： | 陆智勇 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L27/11582 | 分类号： | H01L27/11582;H01L27/1157 |
| 代理公司： | 11619 北京辰权知识产权代理有限公司 | 代理人： | 郎志涛 |
| 地址： | 430074 湖北省武汉市洪山区东*** | 国省代码： | 湖北;42 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了防止选择性外延生长的硅损坏的3D NAND制备方法及获得的3D NAND闪存，所述方法包括，从沟道孔制备工艺到栅极线槽磷酸刻蚀氮化物牺牲介质层的过程中，在至少一个沟道孔结构刻蚀进行前，去除Si衬底背面的膜层，并通过后续沉积的多晶硅将衬底前面和后面电连接以释放刻蚀过程中产生的电荷；从而防止磷酸刻蚀过程中发生电化学反应而对选择性外延生长的硅造成损坏。进而可以防止3D结构的崩塌，并且降低底部选择栅极失效率；获得更高的产品收得率。 | ||
| 搜索关键词： | 防止 seg 损坏 dnand 制备 方法 获得 闪存 | ||
【主权项】：
1.防止选择性外延生长的硅损坏的3D NAND制备方法，其特征在于，所述方法包括如下制备步骤：/n提供一个Si衬底；/n在衬底上进行周边器件的制备；/n在衬底上进行核心区域台阶结构的制备；所述核心区域台阶结构包括多层交错堆叠的层间介质层及牺牲介质层形成衬底堆叠结构，所述牺牲介质层形成于相邻的层间介质层之间；/n刻蚀所述核心区域的台阶结构形成沟道孔，并且所述沟道孔通至所述衬底并形成一定深度的第一硅槽；/n形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层；/n在所述沟道孔中沉积，分别形成阻挡层、存储层和隧穿层；/n沉积第一层多晶硅层；/n在至少一个沟道孔结构刻蚀进行前，去除Si衬底背面的膜层，并通过后续沉积的多晶硅将衬底前面和后面电连接；/n形成栅极线槽；/n刻蚀牺牲介质层。/n
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
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