[发明专利]一种主板以及服务器有效
| 申请号： | 201710628084.7 | 申请日： | 2017-07-28 |
| 公开（公告）号： | CN107301151B | 公开（公告）日： | 2020-07-21 |
| 发明（设计）人： | 赵伟涛 | 申请（专利权）人： | 苏州浪潮智能科技有限公司 |
| 主分类号： | G06F15/80 | 分类号： | G06F15/80;G06F8/61;G06F21/60 |
| 代理公司： | 济南信达专利事务所有限公司 37100 | 代理人： | 李世喆 |
| 地址： | 215100 江苏省苏州*** | 国省代码： | 江苏;32 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了一种主板以及服务器，该主板包括：板体、预设数量个Purley平台中央处理器以及至少一个内存；预设数量个Purley平台中央处理器以及至少一个内存分别安装在板体上；预设数量个Purley平台中央处理器依次相连；每一个内存连接所述预设数量个Purley平台中央处理器中的一个Purley平台中央处理器；每一个内存，用于当接收到外部输入的待烧录数据时，将待烧录数据发送给相连的Purley平台中央处理器；每一个Purley平台中央处理器，用于当接收到相连的内存发送的待烧录数据时，烧录待烧录数据，以具有与待烧录数据对应的功能。因此，本发明提供的方案可以提高主板的功能扩展性。 | ||
| 搜索关键词： | 一种 主板 以及 服务器 | ||
【主权项】：
一种主板，其特征在于，包括：板体、预设数量个Purley平台中央处理器以及至少一个内存；所述预设数量个Purley平台中央处理器以及所述至少一个内存分别安装在所述板体上；所述预设数量个Purley平台中央处理器依次相连；每一个所述内存连接所述预设数量个Purley平台中央处理器中的一个Purley平台中央处理器；每一个所述内存，用于当接收到外部输入的待烧录数据时，将所述待烧录数据发送给相连的Purley平台中央处理器；每一个所述Purley平台中央处理器，用于当接收到相连的内存发送的所述待烧录数据时，烧录所述待烧录数据，以具有与所述待烧录数据对应的功能。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于苏州浪潮智能科技有限公司，未经苏州浪潮智能科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201710628084.7/，转载请声明来源钻瓜专利网。
- 上一篇：服务器系统
- 下一篇：一种基于情感词典学习的文本情感分析方法和系统
- 同类专利
- 对数据分区的动态排序-202310874704.0
- K·D·塞多拉;L·M·瓦尔;B·博布罗夫;G·彼得;C·B·麦克布赖德;A·A·安巴德卡 - 微软技术许可有限责任公司
- 2018-04-06 - 2023-10-20 - G06F15/80
- 本申请的各实施例涉及对数据分区的动态排序。经优化的存储器使用和管理对于神经网络(NN)或深度神经网络(DNN)计算环境的整体性能至关重要。使用输入数据维度的各种特性，分配序列针对将由NN或DNN处理的输入数据而被计算，分配序列优化本地和外部存储器组件的有效使用。分配序列可以描述如何将输入数据(及其相关联的处理参数(例如，处理权重))拆分为一个或多个部分以及输入数据的这样的部分(及其相关联的处理参数)如何在本地存储器、外部存储器和NN或DNN的处理单元组件之间被传递。附加地，分配序列可以包括将所生成的输出数据存储在本地和/或外部存储器组件中以优化本地和/或外部存储器组件的有效使用的指令。
- 使用虚拟化数据迭代器对神经网络进行数据处理性能增强-202310865940.6
- G·彼得;C·B·麦克布赖德;A·A·安巴德卡;K·D·塞多拉;B·博布罗夫;L·M·瓦尔 - 微软技术许可有限责任公司
- 2018-04-06 - 2023-10-20 - G06F15/80
- 本申请涉及使用虚拟化数据迭代器对神经网络进行数据处理性能增强的系统、方法、计算机可读存储介质。使用虚拟化硬件迭代器，由NN/DNN处理的数据可以被遍历并且被配置为优化操作的数目以及存储器利用率，以增强NN/DNN的整体性能。可操作地，迭代器控制器可以生成用于由NN/DNN执行的指令，指令表示一个或多个期望的迭代器操作类型并执行一个或多个迭代器操作。可以根据所选择的迭代器操作来将数据迭代，并将数据通信到NN/DD的一个或多个神经元处理器来进行处理并输出到目标存储器。迭代器操作可以应用于并行的各种数据量(例如，二进制大对象)或相同容量的多个切片。
- 用有向线缓冲器最小化存储器读取提高神经网络环境性能-201880025415.0
- G·彼得;C·B·麦克布赖德;A·A·安巴德卡;K·D·塞多拉;B·博布罗夫;L·M·瓦尔 - 微软技术许可有限责任公司
- 2018-04-06 - 2023-10-20 - G06F15/80
- 神经网络(NN)和/或深度神经网络(DNN)的性能可以受到正在执行的操作的数目以及NN/DNN的各种存储器组件中间的数据管理的限制。使用可操作地在数据块中插入要处理的一个或多个移位比特的有向线缓冲器，可以优化对线缓冲器的数据读/写以便由NN/DNN进行处理，从而增强NN/DNN的整体性能。可操作地，操作控制器和/或迭代器能够生成具有所计算的(多个)移位比特的一个或多个指令，以用于传送到线缓冲器。说明性地，可以使用输入数据的各种特性以及包括数据维度的NN/DNN来计算(多个)移位比特。线缓冲器可以读取用于处理的数据，插入移位比特并将数据写入线缓冲器中以供(多个)协作处理单元进行后续处理。
- 用于脉动阵列计算的错误检查-202280010166.4
- 尹度铉;诺曼·保罗·约皮 - 谷歌有限责任公司
- 2022-07-13 - 2023-10-10 - G06F15/80
- 本公开的方面涉及一种计算单元，所述计算单元实施脉动阵列并且被配置用于在处理脉动阵列上的数据时检测错误。与脉动阵列通信的校验和电路被配置成在所述脉动阵列处理输入数据时计算校验和并且执行错误检测。代替在输入矩阵中预生成校验和，可以通过所述校验和电路将输入矩阵直接馈送到所述脉动阵列中。在输出侧，所述校验和电路可以生成校验和，并且将校验和与由所述脉动阵列生成的输出矩阵中的校验和进行比较。可以在不延迟所述脉动阵列的操作和不预处理所述输入矩阵的情况下对生成所述输出矩阵的操作进行错误检查。
- 一种存算一体芯片及其操作方法-202210282818.1
- 吴威;倪磊滨;王侃文;杨伟;廖健行 - 华为技术有限公司
- 2022-03-22 - 2023-09-29 - G06F15/80
- 本申请实施例涉及一种存算一体芯片，包括：具有开关网络和复用电容的存算阵列模块、读写模块、全局控制模块和输出模块。全局控制模块根据预先配置的控制信号控制开关网络中各开关的闭合，以使存算阵列模块处于存储模式。存算阵列模块接收模拟输入信号。根据控制信号和权重完成对模拟输入信号的运算，并根据复用电容和反馈信号叠加基准电压确定运算结果。其中，运算结果存储在复用电容中。输出模块将运算结果进行移位相加，确定数字输出信号，并将数字输出信号进行输出。本申请通过对存算阵列模块中的电容进行复用，可以去除SAR ADC中CAP DAC，从而在提升芯片算力的同时，可以进一步减小芯片所占面积。
- 用于神经网络环境中的增强数据处理的方法、系统和介质-201880024892.5
- G·彼得;C·B·麦克布赖德;A·A·安巴德卡;K·D·塞多拉;B·博布罗夫;L·M·瓦尔 - 微软技术许可有限责任公司
- 2018-04-06 - 2023-09-22 - G06F15/80
- 神经网络(NN)和/或深度神经网络(DNN)的性能可能会受到被执行的操作的数量以及NN/DNN的各种存储器组件之间的数据管理的限制。通过在输入数据中插入选择的填充以对齐存储器中的输入数据，数据读取/写入可以被优化以供NN/DNN处理，从而增强NN/DNN的整体性能。操作上，操作控制器/迭代器可以生成一个或多个指令，其将所选填充插入数据中。可以使用输入数据的各种特性以及NN/DNN以及协作存储器组件的特性来计算数据填充。输出数据上的填充可用于支持NN/DNN的存储器组件和协作处理单元处的数据对齐。
- 计算装置、计算程序、记录介质以及计算方法-202210986293.X
- 酒井良哲;后藤隼人;金尾太郎 - 株式会社 东芝
- 2022-08-17 - 2023-09-12 - G06F15/80
- 提供能够求解优化问题的计算装置、计算程序、记录介质以及计算方法。根据实施方式，计算装置包括能够实施处理步骤的处理装置。所述处理步骤包括第1矢量的第1更新、第2矢量的第2更新以及第3矢量的第3更新。所述第1更新包括使用所述第2矢量和所述第3矢量来对所述第1矢量进行更新。所述第2更新包括使用所述第1矢量来对所述第2矢量进行更新。所述处理装置能够输出反复进行了所述处理步骤之后所得到的所述第1矢量、和所述反复进行了所述处理步骤之后所得到的所述第1矢量的函数的至少任一个的输出。
- 计算装置、计算程序、记录介质以及计算方法-202210990651.4
- 酒井良哲;后藤隼人;金尾太郎 - 株式会社 东芝
- 2022-08-18 - 2023-09-12 - G06F15/80
- 提供能够求解优化问题的计算装置、计算程序、记录介质以及计算方法。根据实施方式，计算装置包括能够实施处理步骤的处理装置。所述处理步骤包括第1矢量的第1更新、第2矢量的第2更新以及第3矢量的第3更新。所述第1更新包括使用所述第2矢量和所述第3矢量来对所述第1矢量进行更新。所述第2更新包括使用所述第1矢量来对所述第2矢量进行更新。所述处理装置能够输出反复进行了所述处理步骤之后所得到的所述第1矢量、和所述反复进行了所述处理步骤之后所得到的所述第1矢量的函数的至少任一个。
- 一种多功能的数据重组网络-202180003140.2
- 夏天;陈凌峰;赵文哲;宗鹏陈;任鹏举;郑南宁 - 西安交通大学
- 2021-01-21 - 2023-09-12 - G06F15/80
- 一种多功能的数据重组网络，包括二元交换单元和递归洗牌网络RSN，其中所述二元交换单元和递归洗牌网络RSN都可以实现数据的双向传输，该数据重组网络通过控制信号在网络中的传输方向完成数据重组。该网络可以作为存储单元和运算单元之间的数据传输通路，在数据传输的同时完成多种数据重组功能，从而对非规则数据进行灵活的数据结构调整，提高非规则计算的数据传输效率和计算效率。
- 结合超越函数硬件加速器的RISC-V处理器实现方法及系统-202310785509.0
- 辛明勇;徐长宝;王宇;祝健杨;冯起辉;林呈辉;高吉普;何雨旻;杨婧;李博文;徐玉韬;张历;谈竹奎;文贤奎;冯义;周洋;孟令雯;古庭赟;王颖舒 - 贵州电网有限责任公司
- 2023-06-29 - 2023-08-29 - G06F15/80
- 本发明公开了结合超越函数硬件加速器的RISC‑V处理器实现方法包括，在RISC‑V处理器核心集成超越函数硬件加速器；在超越函数硬件加速器与RISC‑V处理器核心之间建立数据通路和控制信号传输机制；在RISC‑V指令集架构中扩展新的指令，以支持超越函数的执行和操作；在RISC‑V处理器的微架构中优化超越函数硬件加速器的功能单元。本发明方法通过集成超越函数硬件加速器，建立数据通路和控制信号传输机制，并扩展新指令和优化功能单元，以实现在RISC‑V处理器中加速超越函数的执行和操作。
- 图形处理器的缓存访问方法、图形处理器及电子设备-202180088570.9
- 程由猛;刁卓智;梅程强 - 华为技术有限公司
- 2021-04-20 - 2023-08-29 - G06F15/80
- 本申请的实施例提供一种图形处理器的缓存访问方法、图形处理器及电子设备，涉及计算机技术领域。用于解决缓存访问或数据返回过程中的阻塞问题，提高GPU的性能。图形处理器，包括：多个高速缓存、多个图形处理核以及交叉开关总线；第一图形处理核向交叉开关总线发送第一访问请求；交叉开关总线根据第一图形处理核发送的第一访问请求确定第一访问请求对应的访问类型；并在确定与访问类型对应的第一高速缓存的资源足够时，向第一图形处理核反馈访问回应；第一图形处理核根据访问回应向交叉开关总线发送第二访问请求；交叉开关总线将第二访问请求发送至第一高速缓存。
- 向量计算装置、处理器、片上系统以及电子设备-202310627043.1
- 陈朝晖 - 阿里巴巴达摩院（杭州）科技有限公司
- 2023-05-30 - 2023-08-22 - G06F15/80
- 本发明实施例提供了一种向量计算装置、处理器、片上系统以及电子设备。所述向量计算装置包括：寄存器单元，被划分成多个计算通道，每个计算通道包括由第一寄存器构成的第一阵列和由第二寄存器构成的第二阵列；线程管理单元，根据至少一个第一元素与至少一个第二元素之间的对应关系，确定至少一个线程；计算单元，包括多个执行单元，每个执行单元用于根据至少一个线程，读取相应计算通道中与每个线程对应的第一元素和第二元素，执行该线程对应的第一元素和第二元素之间的模运算，将模运算结果写入到该计算通道中的第一阵列或第二阵列。本发明实施例提高了第一向量和第二向量之间的向量计算效率。
- 基于向量处理器的数据规约方法、装置、设备及存储介质-202310627665.4
- 王庆林;王浩旭;陈廷雨;梅松竹;苏华友;李东升;姜晶菲;符永铨;刘杰 - 中国人民解放军国防科技大学
- 2023-05-31 - 2023-08-22 - G06F15/80
- 本发明公开了一种基于向量处理器的数据规约方法、装置、设备及存储介质；在本方案中，可将全部待规约数据分为多个部分，通过多次规约操作对每个部分进行规约操作，循环多次后得到最终的规约结果；可见，通过本方案进行数据规约时，可让每一个核分别只负责部分数据的规约任务，从而能够实现片上不同大小数据的高性能规约计算，在待规约数据量很大时，能通过多核并行执行规约操作，提高规约效率。
- 一种集成有二维卷积阵列的系统芯片-201910103624.9
- 连荣椿;王海力;马明 - 京微齐力(北京)科技有限公司
- 2019-02-01 - 2023-08-22 - G06F15/80
- 一种集成有二维卷积阵列的系统芯片。在实施例中，系统芯片包括：二维卷积阵列，包括：排列成二维阵列的多个处理单元，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；其中，二维阵列中的各处理单元在同一个时钟信号的控制下进行运算；第一接口，用于为二维卷积阵列提供输入数据；第二接口，用于为二维卷积阵列提供输出；FPGA模块，用于和第一/第二接口耦合。在实施例中，启动和暂停卷积阵列中各单元的运算，由此允许速度较快的卷积阵列和其它处理模块配合操作。可以通过接口模块的数据时序调整，使得输入数据和输出结果均能够按要求排列对齐。
- 映射逻辑和物理处理器以及逻辑和物理存储器-202210891862.2
- W·J·达利 - 辉达公司
- 2022-07-27 - 2023-07-28 - G06F15/80
- 本公开涉及映射逻辑和物理处理器以及逻辑和物理存储器。可以在物理处理器阵列和正常工作的逻辑处理器阵列之间进行映射。此外，可以在逻辑存储器通道(与逻辑处理器相关联)和正常工作的物理存储器通道(与物理处理器相关联)之间进行映射。这些映射可以存储在一个或更多个表格中，然后表格可以用于在实现存储器访问时绕过有故障的处理器和存储器通道，同时优化局部性(例如，通过最小化存储器通道与处理器的接近度)。
- 使用虚拟化数据迭代器对神经网络进行数据处理性能增强-201880025504.5
- G·彼得;C·B·麦克布赖德;A·A·安巴德卡;K·D·塞多拉;B·博布罗夫;L·M·瓦尔 - 微软技术许可有限责任公司
- 2018-04-06 - 2023-07-28 - G06F15/80
- 神经网络(NN)和/或深度神经网络(DNN)的性能可能受到正在执行的操作的数目以及NN/DNN的各种存储器组件之间的数据管理的限制。使用虚拟化硬件迭代器，由NN/DNN处理的数据可以被遍历并且被配置为优化操作的数目以及存储器利用率，以增强NN/DNN的整体性能。可操作地，迭代器控制器可以生成用于由NN/DNN执行的指令，指令表示一个或多个期望的迭代器操作类型并执行一个或多个迭代器操作。可以根据所选择的迭代器操作来将数据迭代，并将数据通信到NN/DD的一个或多个神经元处理器来进行处理并输出到目标存储器。迭代器操作可以应用于并行的各种数据量(例如，二进制大对象)或相同容量的多个切片。
- 一种兼容脉动阵列加速器的矢量处理器及处理方法-202310441735.7
- 林军;王川宁;方超;王中风 - 南京大学
- 2023-04-23 - 2023-07-25 - G06F15/80
- 本发明提供的一种兼容脉动阵列加速器的矢量处理器及处理方法，加入了脉动阵列加速器,并基于RISC‑V开源指令集自定义设计了专门的矢量指令调用脉动阵列加速器，用于实现矢量与矢量之间的计算。相比于原有的采用算术逻辑单元每个周期只能进行单个固定宽度的数据进行计算，脉动阵列加速器充分利用了原架构上的存储单元，增大了数据吞吐量，实现较多矢量数据的之间的计算，使得脉动阵列加速器的加速效果得到充分利用，计算利用率得到大幅提高。脉动阵列加速器可以支持多精度及超低比特量化计算，提高矢量计算的效率，同时矢量处理器的并行性和可拓展性可以极大地提高数据计算密度，从而实现算力的有效提升。
- 一种基于加速处理器的多头注意力机制融合计算分配方法-202310687654.5
- 徐旎林;闫夏超;高伟 - 太初（无锡）电子科技有限公司
- 2023-06-12 - 2023-07-14 - G06F15/80
- 本发明涉及数据处理领域，公开了一种基于加速处理器的多头注意力机制融合计算分配方法，该方法包括：获取从核信息、内存中的待处理数据和待处理数据的计算需求；基于计算需求和从核信息将从核的算子进行融合关联，得到融合算子及每个融合算子对应的计算逻辑；依次调用融合算子对应的接口以启动从核，使从核依次按照各融合算子的计算逻辑利用其对应的算子分别对待处理数据进行计算，得到计算结果。通过融合算子组合的方式有助于硬件资源的充分使用，和同时只处理单一算子的情况相比，融合处理算子的组合可以减少从核启动开销，避免频繁的内存读写，降低访存数据量，避免内存带宽竞争，极大的降低内存瓶颈的影响。
- 多核处理器同步方法、装置及多核处理器-202310122630.5
- 田旭;肖达 - 芯至科技（上海）有限公司
- 2023-02-15 - 2023-06-30 - G06F15/80
- 本申请提供一种多核处理器同步方法、装置及多核处理器，涉及芯片领域。其中，多核处理器包括第一核心的第一源代理以及第一目标代理，第二核心的第二源代理以及第二目标代理。第二目标代理接收第一源代理通过第一目标代理转发的第一访问请求，并将第一访问请求中的第一源代理的第一代理标识进行记录；若接收第二源代理发送的用于访问第一源代理维护的目标缓存信息的第二访问请求；则根据第一代理标识向第一源代理发起对目标缓存信息的侦听请求。由于跳过第一目标代理直接向第一源代理发送目标缓存数据的侦听请求，因此，省却了部分路由环节，从而提高了同步效率。
- 一种现场可编程门阵列的频率配置方法、系统及相关装置-202310334191.4
- 刘伟;牟奇;王洪良;张德闪 - 苏州浪潮智能科技有限公司
- 2023-03-31 - 2023-06-27 - G06F15/80
- 本申请提供一种现场可编程门阵列的频率配置方法，包括：获取配置指令；判断当前系统支持的频率键值对是否包含配置指令中的目标频率；若否，根据所述配置指令生成所述目标频率对应的配置数据，并利用所述配置数据更新所述频率键值对；将所述目标频率作为所述现场可编程门阵列的工作频率。本申请既可以设置为已经预先存储好的频率设置数据，也可以根据自身需求生成配置数据存储到相应模块然后再进行频率设置。能够有效实现频率设置和更新，避免了加速器频率不满足客户需求而导致无法使用的现象。本申请还提供一种现场可编程门阵列的频率配置系统、计算机可读存储介质和电子设备，具有上述有益效果。
- 控制方法及电子设备-202310280885.4
- 王裕如 - 联想（北京）信息技术有限公司
- 2023-03-21 - 2023-06-23 - G06F15/80
- 本申请实施例公开了一种控制方法及电子设备，电子设备包括第一处理器、第二处理器、第一可控开关、第二可控开关、第三可控开关，其中，第一可控开关用于挂接第一组处理器，第二可控开关用于挂接第二组处理器；第二处理器和第一可控开关均与第一处理器连接；第三可控开关分别与第一处理器、第二处理器、第一可控开关和第二可控开关连接，用于建立第一处理器、第二处理器和第一可控开关中的其中一项与第二可控开关之间的连接。
- 利用针对低密度踪迹段对周期性的时序分组的抑制的处理器追踪-202211443141.1
- M·梅茨格;B·斯特朗 - 英特尔公司
- 2022-11-17 - 2023-06-16 - G06F15/80
- 本申请公开了利用针对低密度踪迹段对周期性的时序分组的抑制的处理器追踪。集成电路的实施例可包括处理器以及耦合到处理器的电路系统，该电路系统用于：生成与处理器上代码的执行的踪迹相关联的非时序分组；生成与处理器上代码的执行的踪迹相关联的时序分组，其中，时序分组至少包括全时间戳时序分组和周期性的时序分组；标识处理器上代码的执行的踪迹的低密度段；以及在处理器上代码段的执行的踪迹的所标识的低密度段期间抑制周期性的时序分组的生成。公开并要求保护其他实施例。
- 大规模矩阵QR分解并行计算系统-202010609939.3
- 吴明钦;刘红伟;潘灵;贾明权;郝黎宏;林勤;张昊 - 西南电子技术研究所(中国电子科技集团公司第十研究所)
- 2020-06-29 - 2023-06-06 - G06F15/80
- 本发明公开的大规模矩阵QR分解并行计算结构涉及数字信号处理领域，旨在提供一种并行逻辑清晰，吞吐率高、延迟低的三级并行计算结构，本发明通过下述技术方案实现：在采用多核处理器芯片构建处理器集群系统和QR分解并行计算结构中，顶层架构将待分解矩阵分割成多个数据分片，通过多核处理器节点间互联的通信网络分发到各级节点，各级节点根据二叉树完整结构依次逐级计算，每级节点并行计算；中层架构进行矩阵分块，沿着对角子阵逐层进行运算；底层架构利用处理器指令集进行多数据并行的矢量计算，完成单核的QR分解和乘法操作。多核处理器集群采用逐层分解的结构实现大规模矩阵的QR并行分解。
- 用于混合现实交互的多个电子控制和追踪装置-201780037774.3
- 科尔曼·冯 - 蓝色歌姬有限责任公司
- 2017-06-21 - 2023-06-06 - G06F15/80
- 一种用于使用多个电子控制和追踪装置用于混合现实交互的系统，包括电子控制装置，其经由网络与多个电子装置通信，接收用户交互并经由网络传递至装置，以及经由网络从其他装置接收交互并传递至主机装置，以及一种用于在多个电子控制装置和电子系统之间嵌套通信的方法。
- 用于将比原生支持的数据宽度更宽的数据原子地存储到存储器的处理器、方法、系统和指令-202310219076.2
- V.尚布霍格;S.J.罗宾逊;C.D.布赖恩特;J.W.布兰特 - 英特尔公司
- 2017-03-03 - 2023-04-28 - G06F15/80
- 处理器包括对应于给定逻辑处理器的数据寄存器的最宽集合。最宽集合的数据寄存器的每个具有以位计的第一宽度。对应于给定逻辑处理器的解码单元要解码指定最宽集合的数据寄存器的指令，并且要解码原子存储到存储器指令。原子存储到存储器指令要指示要具有以位计的第二宽度的数据，所述以位计的第二宽度比以位计的第一宽度更宽。原子存储到存储器指令要指示与存储器位置关联的存储器地址信息。执行单元与解码单元耦合。执行单元响应于原子存储到存储器指令，要将指示的数据原子地存储到存储器位置。
- 硬件加速器-202180051606.6
- 瓦卡尔·胡塞恩 - 北欧半导体公司
- 2021-07-14 - 2023-04-18 - G06F15/80
- 一种硬件加速器(4)包括直接存储器存取(DMA)系统(7、8)和处理元件(PE)的阵列(20)。每个PE(20a)包括两个数据输入端(40、41)和两个数据输出端(42、43)并且可以执行可选择的逻辑或算术运算。阵列(20)包括用于选择性地将PE的输出端连接到PE的输入端的可配置互连部(23)。第一数据缓冲器(21)包括：两个或更多个第一边缘循环寄存器(21a)，用于将DMA系统(7、8)连接到PE阵列(20)的第一边缘处的选定数据输入端。第二数据缓冲器(22)包括：两个或更多个第二边缘线性或循环移位寄存器，用于将PE阵列(20)的第二边缘的选定数据输出端连接到DMA系统。
- 一种算子融合处理方法、装置、设备及存储介质-202211118517.1
- 闫夏超;徐旎林;张文斌;叶楠;高伟 - 太初（无锡）电子科技有限公司
- 2022-09-15 - 2023-04-18 - G06F15/80
- 本发明公开了一种算子融合处理方法、装置、设备及存储介质，应用于异构众核加速处理器中，包括：接收目标网络的运算请求，确定多个目标算子，通过主核调用各目标算子的正向融合接口；通过多个从核采用匹配的加速部件对各目标算子进行前向计算，得到目标算子的第一输出结果；根据目标算子在网络中的组成结构，在第一输出结果中确定目标输出结果写回至内存中；通过主核调用各目标算子的反向融合接口，通过多个从核采用匹配的加速部件对各目标算子进行反向计算，得到目标算子的第二输出结果。本发明实施例的技术方案可以降低对访存带宽的占用率，提高对目标网络中算子的处理效率以及处理器中硬件资源的利用率。
- 处理不邻近存储器作为邻近存储器以提高神经网络的性能-201880025244.1
- G·彼得;C·B·麦克布赖德;A·A·安巴德卡;K·D·塞多拉;B·博布罗夫;L·M·瓦尔 - 微软技术许可有限责任公司
- 2018-04-06 - 2023-03-31 - G06F15/80
- 神经网络(NN)的性能可能会受到所执行的操作的数目的限制。使用涉及将存储器块移位所选择的移位步幅以用于协作神经元的线缓冲器，可以像在单个线缓冲器写入周期中那样处理可操作地驻留在存储器中并且需要向协作线缓冲器中的多个写入周期的数据，从而增强了NN/DNN的性能。控制器和/或迭代器可以生成具有用于与线缓冲器通信的存储器块移位值的一个或多个指令。移位值可以使用输入数据的各种特性以及包括数据维度在内的NN/DNN来计算。线缓冲器可以读取数据以进行处理，移位存储器块的数据，并且将数据写入线缓冲器中以进行后续处理。
- 一种支持深度数据流水的处理器阵列结构-202211506508.X
- 卜智勇;陆芳;乔若辰 - 白盒子（上海）微电子科技有限公司
- 2022-11-29 - 2023-03-28 - G06F15/80
- 本发明涉及一种支持深度数据流水的处理器阵列结构，包括M×N个阵列排列的处理器单元，每个处理器单元连接有一个邻域交换器，相邻的两个邻域交换器进行互连形成网格结构；所述处理器单元用于根据要求执行运算；所述邻域交换器用于传输所述处理器单元的运算结果，且只能进行至多两跳的数据传输。本发明能够规避数据拥塞问题并统一时序，使阵列支持深度流水计算。
- 一种针对粗粒度可重构结构的基于相似性的指令压缩方法-201910134103.X
- 李锦超;赵仲元;绳伟光;蒋剑飞;王琴 - 上海交通大学
- 2019-02-22 - 2023-03-10 - G06F15/80
- 本发明公开了一种针对粗粒度可重构结构的基于相似性的指令压缩方法，涉及计算机指令优化领域，包括1)利用原有的粗粒度可重构编译技术得到数据流图；2)通过原有的粗粒度可重构资源感知映射方法对所述数据流图进行映射；3)通过映射算法和基本指令集结构，对所述数据流图的映射结果进行指令优化配置；4)根据所述基本指令集结构，制定指令优化规则，针对每一个运算单元的指令进行分割，提取并压缩后存入全局指令存储器中；5)根据所述指令优化规则，设计指令存储控制器；6)通过所述指令存储控制器读取所述全局指令存储器中的指令编码，执行指令。本发明应用领域广泛，在指令传输过程中具有更高的性能和面积及功耗优势。
- 专利分类
