[发明专利]一种适用于SRAM型FPGA的多功能时钟缓冲器

摘要

一种适用于SRAM型FPGA的多功能时钟缓冲器。该缓冲器包括第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103，用于驱动FPGA内全局时钟网络，根据FPGA配置可以实现不同工作模式。第一个工作模式为普通时钟缓冲器；第二个工作模式为带使能的时钟缓冲器，当时钟缓冲器未使能时输出时钟固定为高电平；第三个工作模式为时钟多路器，可以完成两个时钟的无毛刺切换；第四个工作模式为带使能的时钟多路器，可以完成两个时钟的无毛刺切换，当时钟多路器未使能时输出时钟固定为高电平。该缓冲器电路额外提供一个输入时钟怱略控制端口，可以在时钟已经消失的清况下完成时钟的切换操作。

主权项

一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于包括：第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103；第一时钟控制电路B101首先接收外部输入的第一路输入时钟初始状态信号LCF1和初始状态写入信号GWR，据此确定第一时钟控制电路B101的时钟状态信号ST1的初始值；然后根据外部输入的第一路输入时钟选通信号CSE1、第一路输入时钟使能信号CEN1以及第二时钟控制电路B102输出的时钟状态信号ST2的当前值确定第一时钟控制电路B101的时钟状态信号ST1的当前值；根据外部输入的第一路输入时钟信号CLK1和第一路输入时钟怱略信号CIG1确定时钟状态信号ST1转变为当前值的时刻；将第一时钟控制电路B101的时钟状态信号ST1的当前值输出给第二时钟控制电路B102以及输出多路器B103；第二时钟控制电路B102首先接收外部输入的第二路输入时钟初始状态信号LCF2、初始状态写入信号GWR，据此确定第二时钟控制电路B102的时钟状态信号ST2的初始值；然后根据外部输入的第二路输入时钟选通信号CSE2、第二路输入时钟使能信号CEN2以及第一时钟控制电路B101输出的时钟当前状态信号ST1的当前值确定第二时钟控制电路B102的时钟状态信号ST2的当前值；根据外部输入的第二路输入时钟信号CLK2和第二路输入时钟怱略信号CIG2确定时钟状态信号ST2转变为当前值的时刻；将第二时钟控制电路B102的时钟状态信号ST2的当前值输出给第一时钟控制电路B101以及输出多路器B103；输出多路器B103根据接收的时钟状态信号ST1与ST2的当前值控制时钟缓冲器电路的输出时钟；如果时钟状态信号ST1为高电平，则输出多路器B103将CLK1输出至输出端CLK_O端；如果时钟状态信号ST2为高电平，则输出多路器B103将CLK2输出至输出端CLK_O端；如果时钟状态信号ST1与ST2同时为低电平，则输出多路器B103将输出时钟保持为高电平。