[发明专利]一种适用于SRAM型FPGA的多功能时钟缓冲器

权利要求书

1.一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于包括：第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103；

第一时钟控制电路B101首先接收外部输入的第一路输入时钟初始状态信号LCF1和初始状态写入信号GWR，据此确定第一时钟控制电路B101的时钟状态信号ST1的初始值；然后根据外部输入的第一路输入时钟选通信号CSE1、第一路输入时钟使能信号CEN1以及第二时钟控制电路B102输出的时钟状态信号ST2的当前值确定第一时钟控制电路B101的时钟状态信号ST1的当前值；根据外部输入的第一路输入时钟信号CLK1和第一路输入时钟忽略信号CIG1确定时钟状态信号ST1转变为当前值的时刻；将第一时钟控制电路B101的时钟状态信号ST1的当前值输出给第二时钟控制电路B102以及输出多路器B103；

第二时钟控制电路B102首先接收外部输入的第二路输入时钟初始状态信号LCF2、初始状态写入信号GWR，据此确定第二时钟控制电路B102的时钟状态信号ST2的初始值；然后根据外部输入的第二路输入时钟选通信号CSE2、第二路输入时钟使能信号CEN2以及第一时钟控制电路B101输出的时钟状态信号ST1的当前值确定第二时钟控制电路B102的时钟状态信号ST2的当前值；根据外部输入的第二路输入时钟信号CLK2和第二路输入时钟忽略信号CIG2确定时钟状态信号ST2转变为当前值的时刻；将第二时钟控制电路B102的时钟状态信号ST2的当前值输出给第一时钟控制电路B101以及输出多路器B103；

输出多路器B103根据接收的时钟状态信号ST1与ST2的当前值控制时钟缓冲器电路的输出时钟；如果时钟状态信号ST1为高电平，则输出多路器B103将CLK1输出至输出端CLK_O端；如果时钟状态信号ST2为高电平，则输出多路器B103将CLK2输出至输出端CLK_O端；如果时钟状态信号ST1与ST2同时为低电平，则输出多路器B103将输出时钟保持为高电平。

2.根据权利要求1所述的一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于：确定第一时钟控制电路B101的时钟状态信号ST1当前值的方式如下：如果ST1的初始值为0，若CSE1＝1、CEN1＝1与ST2＝0同时成立，则ST1的当前值为1；如果ST1的初始值为1，若CSE1＝0或CEN1＝0成立，则ST1的当前值为0；

确定第二时钟控制电路B102的时钟状态信号ST2当前值的方式如下：如果ST2的初始值为0，若CSE2＝1、CEN2＝1与ST1＝0同时成立，则ST2的当前值为1；如果ST2的初始值为1，若CSE2＝0或CEN2＝0成立，则ST2的当前值为0。

3.根据权利要求1所述的一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于：确定时钟状态信号ST1转变为当前值时刻的方式如下：当第一路输入时钟忽略信号CIG1＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK1的上升沿；当第一路输入时钟忽略信号CIG1＝1时，在CSE1、CEN1以及ST2的取值满足ST1转变条件时，ST1立即转变为当前值；

确定时钟状态信号ST2转变为当前值时刻的方式如下：当第二路输入时钟忽略信号CIG2＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK2的上升沿；当第二路输入时钟忽略信号CIG2＝1时，在CSE2、CEN2以及ST1的取值满足ST2转变条件时，ST2立即转变为当前值。