[发明专利]一种UART协议同帧频异步接收转发系统

摘要

本发明属于通讯技术领域，公开了一种UART协议同帧频异步接收转发系统，外部发送的异步串行数据通过UART接口后产生数据位和接收准备标志，并送入接收控制模块产生RAM1和RAM2读写控制信号、时钟信号等并通过选择控制信号对数据进行选择存储最终输出。本发明可以实现异步传输系统中接收帧速率与发送帧速率相同情况下的转发通信，并且通过乒乓式操作实现对存储器的控制，解决了接收系统的数据帧速率与异步串行数据帧速率一致时所造成的在数据帧周期内无法有效的接收与存储数据，通过本系统可以实现UART协议同帧频异步接收转发数据的100％有效接收。

主权项

一种UART协议同帧频异步接收转发系统，其特征在于，所述UART协议同帧频异步接收转发系统包括：UART模块、乒乓式接收控制模块Read_UART_to_RAM、存储控制模块MUX_cmd_RAM12_signals、RAM1模块、RAM2模块、选择控制模块generate_flag_sel和2选1模块MUX_cmd_to_RS422_frame；所述UART模块与乒乓式接收控制模块Read_UART_to_RAM连接，用于异步、串行数据Rx通过UART接口模块后，按照UART数据传输格式输出8位数据位并且产生一个接收准备控制信号rxrdy；所述乒乓式接收控制模块Read_UART_to_RAM与存储控制模块MUX_cmd_RAM12_signals连接，用于对50Hz的时钟频率进行降频处理，分别处理为两个25Hz的时钟频率Data_end1和Data_end2；还用于产生RAM的时钟和地址，所述RAM的时钟和地址包括WRAM_CLK1、WRAM_CLK2和WRAM_A[5..0]；还用于将接收到的UART模块传输的数据合并成16位RAM_DATA[15..0]；所述存储控制模块MUX_cmd_RAM12_signals分别与RAM1模块、RAM2模块连接，用于接收乒乓式接收控制模块Read_UART_to_RAM产生的信号WRAM_CLK1、WRAM_CLK2、WRAM_A[15..0]、Data_end1、Data_end2和外部输入的读RAM地址rd_ram_add；经过处理后，产生的cmd_clk1、cmd1_add[4..0]输出控制RAM1的时钟和地址，同时产生的cmd_clk2、cmd2_add[4..0]输出控制RAM2的时钟和地址；所述RAM1模块与2选1模块MUX_cmd_to_RS422_frame连接，用于接收存储控制模块MUX_cmd_RAM12_signals的cmd_clk1时钟信号、cmd1_add[4..0]地址信号，经处理后，输出写入RAM的数据cmd_ram1_data[15..0]；所述RAM2模块与2选1模块MUX_cmd_to_RS422_frame连接，用于接收存储控制模块MUX_cmd_RAM12_signals的cmd2_clk2写时钟信号、cmd2_add[4..0]写地址信号，经处理后，输出写入RAM的数据cmd_ram2_data[15..0]；所述选择控制模块generate_flag_sel与2选1模块MUX_cmd_to_RS422_frame连接，用于接收存储控制模块MUX_cmd_RAM12_signals产生的Data_end1、Data_end2信号和外部采集控制输入信号adc_end，产生输出选择控制信号flag_sel信号；所述2选1模块MUX_cmd_to_RS422_frame与选择控制模块generate_flag_sel连接，用于接收RAM1模块输出的cmd_ram1_data[15..0]、RAM2模块输出的cmd_ram2_data[15..0]和选择控制模块flag_sel输出的flag_sel信号，最终输出sdata[15..0]信号。