[发明专利]一种基于FPGA的高速自适应DVB-S2 LDPC译码器及译码方法有效

专利信息
申请号: 201610955524.5 申请日: 2016-10-27
公开(公告)号: CN106571829B 公开(公告)日: 2019-09-06
发明(设计)人: 谢天骄;袁瑞佳;张国华;宋颖 申请(专利权)人: 西安空间无线电技术研究所
主分类号: H03M13/11 分类号: H03M13/11;H03M13/00
代理公司: 中国航天科技专利中心 11009 代理人: 安丽
地址: 710100 陕*** 国省代码: 陕西;61
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摘要: 发明涉及一种基于FPGA的高速自适应DVB‑S2 LDPC译码器及译码方法:(1)矩阵变换,产生左矩阵为准循环结构,右矩阵为变换下三角双对角(RTS)子矩阵的新矩阵;(2)初始化RAM和迭代次数;(3)两部分矩阵分别完成变量节点信息更新及数据回写。(4)校验节点信息更新及回写,同时计算伴随式向量s,迭代次数iter加1;(5)若伴随式向量s=0或达到最大迭代次数,转步骤(6),否则,转步骤(3)继续下一轮迭代处理;(6)读出译码判决比特,输出译码码字。
搜索关键词: 一种 基于 fpga 高速 自适应 dvb s2ldpc 译码器 译码 方法
【主权项】:
1.一种基于FPGA的高速自适应DVB‑S2 LDPC译码器,其特征在于所述译码器包括:CTRL控制模块、系统部分外信息存储模块RAM_M、校验节点更新及校验方程计算模块CPM、RTS网络交换模块、校验外信息存储模块RAM_C、变量节点处理模块VNM、信道信息存储模块RAMF和输出存储模块RAM_OUT;所述信道信息存储模块RAMF,用于存储译码器输入端口输入的信道信息,由N个存储器构成,N为校验矩阵的列分块数;它分为信息部分外信息存储器RAM_QC和校验部分外信息存储器RAM_RTS两部分,其中RAM_QC包含N‑q个存储器RAM,记为Ri,1≤i≤N‑q;RAM_RTS包含q个存储器RAM,记为Fi,1≤i≤q,q为DVB‑S2标准中对应码率的间隔常数;所述RAM_QC在译码过程中为VNM提供信息部分的信道信息,所述RAM_RTS为VNM提供校验部分的信道信息;所述变量节点处理模块VNM,完成译码过程中变量节点外信息更新计算和码字判决计算,它由N个校验节点处理单元组成,分为信息部分变量节点处理单元VNU和校验部分变量节点处理单元VTU两部分,其中VNU为N‑q个,记为VNUi,1≤i≤N‑q,VTU为q个,记为VTUi,1≤i≤q;VNUi从RAM_QC中的存储器Ri中获得信息部分的信道信息,同时从RAM_M中获得对应的外信息,进行变量节点更新计算和码字判决计算,将更新后的外信息和码字判决结果回写到RAM_M中,并将码字判决结果写入RAM_OUT;VTUi从RAM_RTS中的存储器Fi中获得信息部分的信道信息,同时从RAM_C中获得对应的外信息,进行变量节点更新计算和码字判决计算,将更新后的外信息和码字判决结果回写到RAM_C中,并将码字判决结果写入RAM_OUT;所述CPM模块,负责校验节点更新和校验的伴随式计算,它由q个校验节点更新单元CNU和q个校验方程计算单元PCU组成,分别记为CNUi和PCUi,1≤i≤q;CNUi和PCUi分别从RAM_M和RAM_C中获得变量节点更新得到的外信息和码字判决结果,CNUi根据外信息进行校验节点更新计算,将更新后的外信息回写到RAM_M和RAM_C,PCUi根据码字判决计算得到伴随式向量s,并将伴随式向量s送入CTRL控制模块;所述系统部分外信息存储模块RAM_M,负责存储信息部分子矩阵H1t的非零元素对应的外信息,用于VNM中的VNUi和CPM中的CNUi的外信息交换;每次译码迭代,首先VNUi从RAM_M中读入外信息,进行变量节点更新计算后将结果回写至RAM_M,然后CNUi从RAM_M中读入外信息,进行校验节点更新计算后将更新后的外信息回写至RAM_M;所述校验外信息存储模块RAM_C,负责存储校验部分子矩阵H2t的非零元素对应的外信息,用于VNM中的VTUi和CPM中的CNUi的外信息交换,由2q个MCi存储器组成,标记为MCi,1≤i≤2q;每次译码迭代,首先VTUi从RAM_C中读入外信息,进行变量节点更新计算后将后结果回写至RAM_C,然后CNUi经过RTS网络交换模块从RAM_C中读入外信息,进行校验节点更新计算后将更新后的外信息回写至RAM_C;所述RTS网络交换模块,用于解决CNU和VNU并行读写数据对齐不一致的问题,大小为2q×2q,它与RAM_C中的各存储器MCi,1≤i≤2q连接;2q个输入输出端口分为q组,输入端口号分别为(2,3),(4,5),…(2q,1),各分组的输出端口号分别为(1,2),(3,4),…(2q‑1,2q);所述CTRL控制模块,负责译码器各部分的协调控制,并根据CPM模块送来的伴随式向量s判断译码器继续进行循环迭代还是停止;所述输出存储模块RAM_OUT,用于存储迭代译码过程中产生的译码判决码字,并在译码结束时进行输出;其中:所述校验外信息存储模块RAM_C中的存储校验部分子矩阵H2t的非零元素对应的外信息,其存储方式为,H2t中每个子行使用两个深度为L的存储器来存储非零元素,L为循环移位长度,H2t对应的外信息需要2q个存储器来存储,将行号记为s,各行对应的存储器分别为(s=0|MC1,MC2),(s=1|MC3,MC4),…,(s=q‑1|MC2q‑1,MC2q);E[c][d]表示H2t的非零元素,c,1≤c≤q×L表示列标,由于H2t的行重为1或2,令d,0≤d≤1表示H2t的第d个非零元素;对于H2t,共有2q个非零元素,分别为(E[0][0],E[0][1]),(E[1][0],E[1][1]),(E[2][0],E[2][1]),…,(E[q×L‑2][0],E[q×L‑2][1]),(E[q×L‑1][0]),它们分别对应原始矩阵的行号0,q,2q,…,359q,1,q+1,2q+1,…,359q+1,…,q‑1,q+q‑1,2q+q‑1,…,359q+q‑1。
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