[发明专利]一种低功耗并行乘法器有效
| 申请号： | 201610920203.1 | 申请日： | 2016-10-21 |
| 公开（公告）号： | CN107977191B | 公开（公告）日： | 2021-07-27 |
| 发明（设计）人： | 陈岚;张琦;吴玉平 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | G06F7/527 | 分类号： | G06F7/527;G06F7/533 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 王宝筠 |
| 地址： | 100029 北京市朝阳*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供了一种低功耗并行乘法器，包括：部分积产生模块、部分积压缩模块以及跳跃进位加法器。其中，部分积产生模块包括Booth编码电路和解码电路，Booth编码电路将第一乘数的相邻的位值编码成目标参数，解码电路将第二乘数的位值与目标参数解码成部分积，该部分积产生模块将部分积数量减少了一半，极大地节省了乘法器电路的面积，提高了乘法器电路的运算速度。部分积压缩模块包括一位全加器以及求和电路，一位全加器根据部分积，输出进位的反相值，求和电路将部分积相加，生成两个权值不同的目标部分积，并将产生的目标部分积输出到下级压缩模块，极大地提高了压缩部分积的速度。跳跃进位加法器包括多个CSA模块，用于获取目标乘积。 | ||
| 搜索关键词： | 一种 功耗 并行 乘法器 | ||
【主权项】：
一种低功耗并行乘法器，其特征在于，包括：部分积产生模块、部分积压缩模块以及跳跃进位加法器，所述部分积产生模块包括Booth编码电路以及解码电路，所述Booth编码电路将第一乘数的相邻的位值编码成目标参数，所述解码电路将第二乘数的位值与所述目标参数解码成部分积；所述部分积压缩模块包括一位全加器以及求和电路，所述一位全加器根据所述部分积，输出进位的反相值，所述输出电路将所述部分积相加，生成两个权值不同的目标部分积，并将产生的目标部分积输出到下级压缩模块；所述跳跃进位加法器包括多个CSA模块，所述CSA模块包括多个所述一位全加器，用于获取目标乘积。
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