[发明专利]一种低功耗并行乘法器

说明书

本发明提供了一种低功耗并行乘法器，包括：部分积产生模块、部分积压缩模块以及跳跃进位加法器。其中，部分积产生模块包括Booth编码电路和解码电路，Booth编码电路将第一乘数的相邻的位值编码成目标参数，解码电路将第二乘数的位值与目标参数解码成部分积，该部分积产生模块将部分积数量减少了一半，极大地节省了乘法器电路的面积，提高了乘法器电路的运算速度。部分积压缩模块包括一位全加器以及求和电路，一位全加器根据部分积，输出进位的反相值，求和电路将部分积相加，生成两个权值不同的目标部分积，并将产生的目标部分积输出到下级压缩模块，极大地提高了压缩部分积的速度。跳跃进位加法器包括多个CSA模块，用于获取目标乘积。

技术领域

本发明涉及集成电路设计技术领域，更具体地说，涉及一种低功耗并行乘法器。

背景技术

随着对便携式移动设备需求的不断提高，低功耗设计成为集成电路设计的一大要求。乘法器作为处理器、滤波器、数字信号处理器(DSP)等器件中的重要运算单元，其计算速度直接决定处理器的性能高低。

目前，如图1所示，常用的并行乘法器通常是利用Booth编码算法并行产生部分积，然后将得到的全部的部分积进行累加压缩，得到两个部分积，再之后，用加法器对两个部分积进行相加，得到最终乘积。

发明人发现，现有的并行乘法器的算法较为复杂，电路结构复杂、占用体积大。因此，如何提供一种乘法器，既满足电路结构简单、计算速度快，又能满足低功耗的要求，为当前亟待解决的一大技术问题。

发明内容

有鉴于此，本发明提供了一种低功耗并行乘法器，电路结构简单、计算速度快、功耗低。

为实现上述目的，本发明提供如下技术方案：

一种低功耗并行乘法器，包括：部分积产生模块、部分积压缩模块以及跳跃进位加法器，

所述部分积产生模块包括Booth编码电路以及解码电路，所述Booth编码电路将第一乘数的相邻的位值编码成目标参数，所述解码电路将第二乘数的位值与所述目标参数解码成部分积；

所述部分积压缩模块包括一位全加器以及求和电路，所述一位全加器根据所述部分积，输出进位的反相值，所述输出电路将所述部分积相加，生成两个权值不同的目标部分积，并将产生的目标部分积输出到下级压缩模块；

所述跳跃进位加法器包括多个CSA模块，所述CSA模块包括多个所述一位全加器，用于获取目标乘积。

优选的，所述Booth编码电路包括：第一同或门、第一异或门以及第二异或门，

所述第一乘数的第一位值与所述第一乘数的第二位值分别作为所述第一同或门的输入端，输出端用于输出第一目标参数；

所述第一乘数的第二位值和所述第一乘数的第三位值分别作为所述第一异或门的输入端，输出端用于输出第二目标参数；

所述第一乘数的第一位值与所述第一乘数的第二位值分别作为所述第二异或门的输入端，输出端用于输出第三目标参数；

所述第一乘数的第三位值作为第四目标参数。

优选的，所述解码电路包括：第三异或门、第四异或门、第一与非门、第二与非门以及第三与非门，

所述第二乘数的第一位值与所述第四目标参数作为所述第一异或门的输入端；

所述第二乘数的第二位值与所述第四目标参数作为所述第二异或门的输入端；

所述第三异或门的输出端、所述第二目标参数以及所述第一目标参数作为所述第一与非门的输入端；

所述第四异或门的输出端以及所述第三目标参数作为所述第二与非门的输入端；