[发明专利]用于减少合成的时钟信号的失配的电路和方法

摘要

本发明要求保护一种用于减少合成的时钟信号的失配的电路和方法。电路包括周期‑周期比较器，其被配置为接收合成的时钟信号，并检测合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中合成的时钟信号是由多个相移信号组成；多路分配器，其被连接到周期‑周期比较器，并被配置为将周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到多路分配器和周期‑周期比较器，并被配置成基于并行数据信号产生延迟控制信号，并且反馈该延迟控制信号至周期‑周期比较器；其中该周期‑周期比较器进一步被配置为根据该延迟控制信号调整合成的时钟信号的延迟时间。

主权项

一种电路，包括：周期‑周期比较器，包括数字‑时间转换器，其被配置为接收合成的时钟信号，并根据延迟控制信号，产生延迟的时钟信号；第一D触发器，其被连接到数字‑时间转换器，并且被配置为根据所述延迟的时钟信号检测所述合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中所述合成的时钟信号是由多个相移信号组合而成，并且所述周期差指针信号指示所述合成的时钟信号的两个相邻的周期之间的差；多路分配器，其被连接到所述周期‑周期比较器，并被配置为将所述周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到所述多路分配器和所述周期‑周期比较器，并被配置成基于所述并行数据信号产生延迟控制信号，并且反馈所述延迟控制信号至所述周期‑周期比较器；其中所述周期‑周期比较器进一步被配置为根据所述延迟控制信号调整所述合成的时钟信号的延迟时间。