[发明专利]用于减少合成的时钟信号的失配的电路和方法

权利要求书

1.一种电路，包括：

周期-周期比较器，包括

数字-时间转换器，其被配置为接收合成的时钟信号，并根据延迟控制信号，产生延迟的时钟信号；

第一D触发器，其被连接到数字-时间转换器，并且被配置为根据所述延迟的时钟信号检测所述合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中所述合成的时钟信号是由多个相移信号组合而成，并且所述周期差指针信号指示所述合成的时钟信号的两个相邻的周期之间的差；

多路分配器，其被连接到所述周期-周期比较器，并被配置为将所述周期差指针信号转换为多个并行数据信号；以及

第一状态机，其被连接到所述多路分配器和所述周期-周期比较器；

滤波器，被连接在所述多路分配器和所述第一状态机之间，其被配置成对所述多个并行数据信号进行滤波；所述第一状态机进一步被配置成基于经滤波的并行数据信号产生延迟控制信号，并将所述延迟控制信号反馈回到所述周期-周期比较器；

其中所述周期-周期比较器进一步被配置为根据所述延迟控制信号调整所述合成的时钟信号的延迟时间。

2.根据权利要求1所述的电路，其中

所述第一状态机进一步被配置成基于所述并行数据信号产生次序信号；以及

所述多路分配器进一步被配置为根据所述次序信号来调节所述多个并行数据信号的序列。

3.根据权利要求1所述的电路，其中所述数字-时间转换器包括第一缓冲器、第二缓冲器和可变电容器，其中

所述第一缓冲器被连接到所述第二缓冲器和所述可变电容器，并且被配置为接收所述合成的时钟信号；

所述第二缓冲器被配置为由所述可变电容器利用所述延迟控制信号对所述第一缓冲器输出的缓冲信号进行滤波，从而输出所述延迟的时钟信号。

4.根据权利要求1所述的电路，其中所述第一D触发器的CLK端被配置为接收所述合成的时钟信号，所述第一D触发器的D端被配置为接收所述延迟的时钟信号，并且所述第一D触发器的Q端被配置为输出所述周期差指针信号。

5.根据权利要求1所述的电路，其中所述第一D触发器的CLK端被配置为接收所述延迟的时钟信号，所述第一D触发器的D端被配置为接收所述合成的时钟信号，并且所述第一D触发器的Q端被配置为输出所述周期差指针信号。

6.根据权利要求1所述的电路，其中所述多路分配器包括分频器和多个第二D触发器，其中所述周期差指针信号包括多个比特；

所述分频器被配置为将接收到的合成时钟分成多个合成器时钟分量，

其中所述多个合成器时钟分量的每一个被输出到相应的第二D触发器的时钟端口；

所述多个第二D触发器的每一个的D端被配置为接收所述周期差指针信号的相应的比特；

所述多个第二D触发器的每一个的Q端被配置为输出所述并行数据信号的相应的比特。

7.根据权利要求1所述的电路，进一步包括

多个相移信号的生成器，多个数字-时间转换器单元，组合逻辑，和第二状态机，其中

所述多个相移信号的生成器被配置为产生多个时钟分量信号；

每个所述多个数字-时间转换器单元连接到所述多个相移信号的生成器的相应的输出端，并被配置为接收所述多个时钟分量信号中的相应的一个时钟分量信号，根据控制字延迟所述多个时钟分量信号中的相应的一个时钟分量信号，以及输出相应的输出时钟分量信号，以及

所述组合逻辑连接到所述多个数字-时间转换器单元，并且被配置为通过对多个输出时钟分量信号求和产生所述合成的时钟信号；

所述第一状态机被进一步配置为根据所述延迟控制信号计算杂散指示信号；

其中，所述第二状态机连接到所述第一状态机，并且被配置为调节所述多个数字-时间转换器单元的每一个的控制字，从而调整所述合成的时钟信号的杂散指示信号；

其中，当经调整的杂散指示信号等于或小于预定的抖动阈值时，或当所述杂散指示信号对于特定的调整周期获得最小值时，所述调整完成。