[发明专利]用于减少合成的时钟信号的失配的电路和方法

说明书

本发明要求保护一种用于减少合成的时钟信号的失配的电路和方法。电路包括周期‑周期比较器，其被配置为接收合成的时钟信号，并检测合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中合成的时钟信号是由多个相移信号组成；多路分配器，其被连接到周期‑周期比较器，并被配置为将周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到多路分配器和周期‑周期比较器，并被配置成基于并行数据信号产生延迟控制信号，并且反馈该延迟控制信号至周期‑周期比较器；其中该周期‑周期比较器进一步被配置为根据该延迟控制信号调整合成的时钟信号的延迟时间。

技术领域

本发明涉及模拟数字混合信号电路，并且更具体地，但不限于用于减少合成的时钟信号的失配的电路和方法。

背景技术

对于由多路相位信号组合或合成的时钟信号，由于在不同的输入相位通路中存在失配，所以合成的时钟信号可能存在杂散或抖动。

用于减少或消除失配的传统的解决方式是通过分频器分解合成的时钟信号，输出新的多个相移信号，并且测试多个相移信号的每一个的占空比，从而调整输入信号的失配。但是，这种方法将引入额外的失配，例如用于检测时钟失配的模数转换器的比较器或分辨率的偏移。

概述

根据本发明的一实施方式，一种电路包括周期-周期比较器，包括数字-时间转换器，其被配置为接收合成的时钟信号，并根据延迟控制信号产生延迟的时钟信号；第一D触发器，其被连接到数字-时间转换器，并且被配置为根据该延迟的时钟信号检测该合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中该合成的时钟信号是由多个相移信号组成，并且该周期差指针信号指示该合成的时钟信号的两个相邻的周期之间的差；多路分配器，其被连接到该周期-周期比较器，并被配置为将该周期差指针信号转换为多个并行数据信号；以及第一状态机，其被连接到该多路分配器和该周期-周期比较器，并被配置成基于该并行数据信号产生延迟控制信号，并且反馈该延迟控制信号至该周期-周期比较器；其中该周期-周期比较器进一步被配置为根据该延迟控制信号调整该合成的时钟信号的延迟时间。

根据本发明的另一实施方式，一种方法，包括由周期-周期比较器接收合成的时钟信号；由该周期-周期比较器检测该合成的时钟信号的任何两个相邻的周期之间的周期差指针信号，其中该合成的时钟信号是由多个相移信号组合而成的；由多路分配器将该周期差指针信号转换成多个并行数据信号；以及根据该并行数据信号由第一状态机产生延迟控制信号，并且将该延迟控制信号馈送到该周期-周期比较器；由该周期-周期比较器根据该延迟控制信号调整该合成的时钟信号的延迟时间。

附图说明

本发明通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制，因为本发明的范围是由权利要求所限定的。在附图中，相同的附图标记代表相同的元件。

图1A示出了根据本发明的实施方式的杂散检测电路的示意图。

图1B示出了根据本发明的另一实施方式的杂散检测电路的示意图。

图2A示出了根据本发明的另一实施方式的杂散检测电路的示意图。

图2B示出了根据本发明的另一实施方式的杂散检测电路的示意图。

图3示出了根据本发明的实施方式的周期-周期比较器的电路图。

图3A示出了根据本发明的另一实施方式的周期-周期比较器的电路图。

图3B示出了根据本发明的另一实施方式的周期-周期比较器的电路图。

图4A示出了根据本发明的另一实施方式的多路分配器的电路图。

图4B示出了根据本发明的另一实施方式的多路分配器的电路图。

图5A示出了根据本发明的实施方式的杂散检测电路的示意图。