[发明专利]一种应对多核处理器监听访问冲突的Cache设计结构及方法

摘要

一种应对多核处理器监听访问冲突的Cache设计结构及方法，采用两周期监听冲突解决策略，按照监听第一周期处理器端替换写、总线端监听读，监听第一周期处理器检错写、总线端监听读，监听第二周期处理器端写、总线端监听写，监听第二周期处理器端读、总线端写分别独立设置相应的冲突解决模块以及解决方法策略，利用片上双端口RAM存储器替代传统单核处理器Cache中单端口RAM存储器，实现处理器端和总线监听端的并行访问，在保证Cache一致性的前提下，最大限度的降低因访存冲突对系统性能造成的影响，该技术不受多核应用环境、存储容量的限制，在民用和军用领域均适用。

主权项

1.一种应对多核处理器监听访问冲突的Cache设计结构，其特征在于，包括：用于监听第一周期处理器端替换写、总线端监听读的冲突解决模块；用于监听第一周期处理器检错写、总线端监听读的冲突解决模块；用于监听第二周期处理器端写、总线端监听写的冲突解决模块；用于监听第二周期处理器端读、总线端写的冲突解决模块；各个冲突解决模块均包括用于存储Tag、Valid及Parity值的两路双端口Cache(Way0、Way1)、处理器端访问地址CPU Addr、总线端监听地址Snoop_addr、用于选择Cache替换路的替换算法选择器、用于接收待编码信息并输出校验元的校验元编码器，以及用于接收编码字和校验元并输出错误指示信号的校验元解码器；所述的两路双端口Cache包括两个地址端口(A1、A2)、两个读使能端口(OE1、OE2)、两个写使能端口(WE1、WE2)、两个数据输入端口(D1、D2)以及两个数据输出端口(Q1、Q2)；处理器端访问地址CPU Addr包括用于作为地址访问两路双端口Cache(Way0、Way1)的L1‑index段以及用于作为校验元编码字信息源的L1‑tag段，总线端监听地址Snoop_addr中的L1‑index段作为地址监听访问两路双端口Cache(Way0、Way1)；冲突解决模块还包括用于接收处理器端访问地址CPU Addr与总线端监听地址Snoop_addr中的L1‑index段并进行比较的访问冲突判别电路。