[发明专利]用于可分解的解码器的电路装置和方法

摘要

一种用于具有数据速率的输入信道解码器电路装置，其中在输入信道上的码字包括多个符号，包括提供具有数据速率的第一输出信道的选项以及具有较慢的数据速率的多个第二输出信道的选项。解码器电路装置包括校验子计算电路装置、多项式计算电路装置、以及搜索和校正电路。校验子计算电路装置包括有限域乘法器以用于将每一个符号与场的根的幂相乘。除了第一乘法器的每一个乘法器将符号与根的比相邻乘法器更高的幂相乘。第一级加法器将若干乘法器组的输出相加。第二级加法器将第一级加法器的输出相加，以被累加为第一输出信道的校验子。其他多个累加器累加第一级加法器的输出，其在缩放之后，是第二输出信道的校验子。

主权项

一种用于具有第一数据速率的输入信道的解码器电路装置，所述输入信道上的码字包括多个符号，其中：所述输入信道包括提供具有所述第一数据速率的第一输出信道的选项以及提供具有小于所述第一数据速率的数据速率的多个第二输出信道的选项二者；所述解码器电路装置包括校验子计算电路装置、多项式计算电路装置、以及搜索和校正电路装置；以及所述校验子计算电路装置包括：数量上对应于所述多个符号的多个有限域乘法器，用于将所述符号与所述有限域的根的幂相乘，所述多个乘法器中的除所述第一乘法器之外的每一个相应的乘法器将所述多个符号中的相应的符号与所述根的比所述多个乘法器中的相邻乘法器更高的幂相乘，第一级加法器电路装置，用于将所述多个乘法器中的若干乘法器组的输出相加，第二级加法器，用于将所述第一级加法器电路装置的输出相加，第一累加器，用于累加所述第二级加法器的输出作为所述第一输出信道的校验子，数量上等于所述乘法器组的多个第二累加器，用于累加所述第一级加法器电路装置的输出，以及相应的缩放乘法器，用于除了一个所述第二累加器之外的所有所述第二累加器，由此所述第二累加器的每一个的输出是所述第二输出信道中的一个第二输出信道的校验子。