[发明专利]一种单粒子加固FPGA的用户寄存器状态捕获电路

摘要

一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。

主权项

1.一种单粒子加固FPGA的用户寄存器状态捕获电路，其特征在于包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，其中用户寄存器，包括第一数据输入端、时钟使能端CE、时钟输入端CK、第一数据输出端、反相输出端QN；第一数据输入端为用户寄存器的数据输入端，时钟使能端CE为用户寄存器的写使能端，当时钟使能端CE为高电平时，第一数据输入端的数据能够加载到用户寄存器，时钟输入端CK接外部时钟信号，第一数据输出端接晶体管M3，反相输出端QN接晶体管M4，在外部时钟信号的上升沿，第一数据输出端跳变为第一数据输入端的值，反相输出端QN跳变为第一数据输入端的反相值；晶体管M3，包括第一源端、第一漏端、第一栅端，第一源端与用户寄存器的第一数据输出端相连、第一漏端与存储单元输出端Z相连，第一栅端接捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，晶体管M3导通，用户寄存器内数据通过存储单元输出端Z写入到SRAM存储单元，当捕获信号CAPTURE为低电平时，晶体管M3关闭；晶体管M4，包括第二源端、第二漏端、第二栅端，第二源端与反相输出端QN相连、第二漏端与存储单元反相输出端ZN相连，第二栅端接捕获信号产生电路的捕获信号CAPTURE，当捕获信号CAPTURE为高电平时，晶体管M4导通，用户寄存器内数据通过存储单元反相输出端ZN写入到SRAM存储单元，当捕获信号CAPTURE为低电平时，晶体管M4关闭；SRAM存储单元，包括配置数据信号输入端R、配置数据反相信号输入端RN、地址译码信号控制端WL、存储单元输出端Z、存储单元反相输出端ZN；地址译码信号控制端WL接FPGA内部地址译码电路的输出端，地址译码电路的输入端接外部回读配置存储器阵列指令，然后对回读配置存储器阵列指令中的配置存储器阵列地址信息进行译码并回读配置存储器阵列，当回读的配置存储器阵列与配置存储器阵列地址信息一致时，输出高电平，地址译码信号控制端WL为高电平，存储单元输出端Z、存储单元反相输出端ZN分别将用户寄存器内数据输出至FPGA外部，配置数据信号输入端R接用户寄存器配置数据，配置数据反相信号输入端RN接反相的用户寄存器配置数据；捕获信号产生电路，产生捕获信号CAPTURE送至晶体管M3、晶体管M4；所述的捕获信号CAPTURE为高电平或者低电平。