[发明专利]制造占地面积减少的高压晶体管的方法和对应集成电路在审
| 申请号： | 201610099471.1 | 申请日： | 2016-02-23 |
| 公开（公告）号： | CN106409905A | 公开（公告）日： | 2017-02-15 |
| 发明（设计）人： | J·德拉洛;C·里韦罗 | 申请（专利权）人： | 意法半导体(鲁塞)公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L21/336;H01L27/115;H01L29/423 |
| 代理公司： | 北京市金杜律师事务所11256 | 代理人： | 王茂华 |
| 地址： | 法国*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明的实施例涉及制造具有减少的面积的高压晶体管的方法和对应集成电路。一种集成MOS晶体管在基板中形成。晶体管包括掩埋在基板的沟槽中的栅极区。栅极区由覆盖沟槽的内壁的介电区围绕。源极区和漏极区位于在沟槽的相对侧的基板中。介电区包括至少部分地位于栅极区的上部与源极区和漏极区之间的上介电区域。介电区还包括比上介电区域更薄并且位于栅极区的下部和基板之间的下介电区域。 | ||
| 搜索关键词： | 制造 占地面积 减少 高压 晶体管 方法 对应 集成电路 | ||
【主权项】：
一种集成电路，包括：基板；金属氧化物半导体(MOS)晶体管，其包括：掩埋在所述基板的沟槽中并且出现在所述基板的顶面上的栅极区，所述栅极区由覆盖所述沟槽的内壁的介电区围绕；源极区和漏极区，分别位于所述顶面附近在所述沟槽的相对侧的所述基板中；所述介电区具有上介电区域和下介电区域，所述上介电区域至少部分地位于所述栅极区的上部与所述源极区和所述漏极区之间，所述下介电区域比所述上介电区域更薄，位于所述栅极区的下部和所述基板之间。
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