[发明专利]一种支持多路时钟的无毛刺切换电路

摘要

本发明提供一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；通过译码电路对时钟选择信号实现独热码形式的译码，将log2 N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，同时多时钟互锁电路根据当前输出的时钟使能对译码结果进行处理，若当前输出的时钟使能与译码结果不相等，在首先关闭所有的时钟使能，再将译码结果作为新的时钟使能信号打开对应的时钟，实现时钟信号的无毛刺切换。本发明可以实现N路输入时钟的无毛刺切换，支持任意的切换顺序，为整体电路的工作模式提供了更强的灵活性。

主权项

1.一种支持多路时钟的无毛刺切换电路，其特征在于，包括寄存器(102)、与门(103)、第一选择器(201)、寄存器组(202)、译码电路(203)、多时钟互锁电路(300)及时钟选择器(401)；寄存器(102)根据系统时钟clk_sys对输入进行采样；多时钟互锁电路(300)包括无毛刺管理电路(301)、第一比较器(302)、第二选择器(303)、第三选择器(304)和第二比较器(305)；输入的时钟切换请求clk_s_req连接至寄存器(102)的D端和与门(103)的一个输入端；寄存器(102)Q端的输出取反后连接与门(103)的另一个输入端；输入的系统时钟clk_sys分别连接至寄存器(102)和寄存器组(202)的clk端；输入的N路时钟输入连接至多时钟互锁电路(300)中的无毛刺时钟管理电路(301)，其中N为正整数；无毛刺管理电路(301)的输出N位关断标志信号clk_gate_s反馈至第一比较器(302)和第二比较器(305)一个输入端；第一比较器(302)的另一个输入端为全零，输出端连接至第二选择器(303)的控制端；第二比较器(305)的另一个输入端为N位译码结果clk_pre_en，输出连接至第三选择器(304)的控制端；第二选择器(303)的两个输入分别为N位译码结果clk_pre_en和第三选择器(304)的输出，输出端连接无毛刺管理电路(301)的输入端；第三选择器(304)的一个输入端连接N位译码结果clk_pre_en，另一个输入端为全零；输入的异步复位信号连接至无毛刺切换电路内所有的寄存器复位端；输入的时钟选择信号clk_sel输入至第一选择器(201)的一个输入端；与门(103)的输出端连接至第一选择器(201)的控制端；第一选择器(201)的输出端连接寄存器组(202)的D端，寄存器组(202)的Q端分别连接第一选择器(201)的另一输入端和译码电路(203)的输入端；所述的译码电路(203)，根据来自寄存器组(202)位宽为log2N的输入，通过独热码对输入进行译码，得到并输出任意时刻仅有一位高电平的N位译码结果clk_pre_en，译码电路(203)输出的N位译码结果clk_pre_en传递给多时钟互锁电路(300)；所述的无毛刺管理电路(301)包括第三比较器(3010)和N个时钟关断电路(3011～301N)；N路时钟输入和与第二选择器(303)的N位输出clk_post_en一一对应的N个时钟关断电路(3011～301N)的输入端连接，N个时钟关断电路的输出端连接第三比较器(3010)的一个输入端，第三比较器(3010)的另一个输入端连接N位输出clk_post_en，第三比较器(3010)的输出端输出监测结果CR；所述的N个时钟关断电路(3011～301N)结构相同，且分别对应N路时钟输入中的一路；时钟关断电路包括第五、六、七寄存器(501、502、503)和关断与门(504)；时钟输入clk_i连接至第五、六寄存器(501、502)的时钟输入端和关断与门(504)的一个输入端，时钟输入clk_i取反后连接至第七寄存器(503)的时钟输入端；第五、六、七寄存器(501、502、503)依次级联，上一级的输出端连接至下一级寄存器的输入端，第五寄存器(501)的数据输入端为第i位clk_post_en(i)，第七寄存器(503)的数据输出clk_gate_s(i)连接至关断与门(504)的另一个输入端；第七寄存器(503)的数据输出clk_gate_s(i)和关断与门(504)输出clkg_o(i)共同组成时钟关断电路的输出；N个时钟关断电路(3011～301N)的输出形成了N位关断标志信号clk_gate_s和N位时钟信号clkg_o；其中i＝0,1,…,N‑1；多时钟互锁电路(300)根据N路时钟输入和N位译码结果，将N位时钟信号、监测结果CR和N位关断标志信号clk_gate_s输出至时钟选择器(401)；待监测结果CR为高电平时，时钟选择器(401)据N位关断标志信号clk_gate_s和N位时钟信号的一一对应关系，将N位关断标志信号clk_gate_s内部仅有的一位高电平比特位对应的时钟选通至电路的时钟输出CLK_O。