[发明专利]一种基于IP硬核的数字芯片版图设计方法

摘要

本发明提出了一种基于IP硬核的数字芯片版图设计方法。通过固化成熟IP的版图，提取IP硬核的时序模型以及物理模型，建立统一的管理规则，在规模较大数字芯片版图设计过程中，调用已有IP硬核，完成自动布局布线。解决目前基于标准单元设计芯片版图的方法所遇到的不利于协同合作、效率较低以及可靠性较低的问题。

主权项

一种基于IP硬核的数字芯片版图设计方法，包括以下步骤：第一部分：IP硬核设计IP硬核的设计分为五个步骤：A.逻辑设计：按照数字芯片功能提取出独立可复用的IP模块，完成IP模块的逻辑代码设计，并进行仿真和功能验证；B.逻辑综合：使用芯片制造商提供的目标工艺库实现用硬件描述语言描述的IP模块的功能，完成了RTL级电路描述到电路图描述的转换；C.物理设计：物理设计完成了IP网表到版图的转换，具体包含以下几个步骤：C.1.布局规划：定义IP硬核的面积、对外引脚排列以及内部宏单元模块的位置规划，是IP硬核版图设计的蓝图；C.2.电源规划：在布线空间充裕的情况下使用加宽、加密电源网络，同时使用电源环、电源条带、电源轨线供电方式；C.3.标准单元放置：按照时序要求以及拥塞程度为参考的方式驱动标准单元放置；C.4.时钟树综合：按照时钟周期、时钟树最大延迟与最小延迟、时钟歪斜以及传递时间的要求完成时钟信号的布线；C.5.布线：按照时序约束要求，使用EDA工具自动完成全局布线和详细布线；D.版图验证：完成版图的可制造性设计、设计规则检查、电学规则检查以及版图与电路图对照检查，并提供检查报告；E.硬核建模：由EDA软件自动提取IP硬核模型，包括：E.1.功能模型：描述IP硬核功能行为，用于芯片顶层仿真以及验证；E.2.时序模型：描述IP硬核的时序行为，用于系统级数字芯片设计时综合，静态时序分析以及时序驱动的布局布线；E.3.物理模型：描述IP硬核的物理信息，用于系统级数字芯片设计时的物理综合以及布局布线；E.4.功耗模型：描述IP硬核的功耗信息，用于系统级数字芯片设计时进行电源分布以及电压降，EM分析；第二部分：数字芯片版图设计基于IP硬核的数字芯片版图设计分为以下三个步骤：A.数字芯片逻辑设计：根据IP硬核功能以及数字芯片功能要求，完成数字芯片逻辑设计；B.调用IP硬核布局布线：摆放IP硬核在数字芯片版图中的位置，由EDA工具自动完成布局布线；C.版图验证：对数字芯片版图进行可制造性设计、设计规则检查、电学规则检查以及版图与电路图对照检查，使用静态时序分析方法对版图进行时序检查，并生成报告。