[发明专利]一种用于IPSec协议下的AES算法硬件实现装置

摘要

本发明公开了一种用于IPSec协议下的AES算法硬件实现装置。该装置包括：进入控制模块、外出控制模块、时钟生成模块、密钥生成模块、AES算法模块。利用进入控制模块将输入的IPsec数据整合为满足AES运算的数据，利用外出控制模块将完成AES运算的数据拆分为IPsec数据输出，实现了IPSec协议下的AES算法应用；本发明基于模块复用的思想，利用硬件组合逻辑电路可以并行处理的特点，缩短AES运算周期，并通过提前生成子密钥来节约时钟，大幅提高了算法实现效率；本发明可通过对现有硬件AES运算模块进行简单改进即可实现，实现成本低，适用范围广。

主权项

1.一种用于IPSec协议下的AES算法硬件实现装置，其特征在于，包括：进入控制模块、外出控制模块、时钟生成模块、密钥生成模块、AES算法模块；所述进入控制模块用于接收外部输入的符合IPSec协议的数据包，并对所接收的数据包进行以下处理：先从第一个数据包中提取以下信息：密钥使用长度、子数据包个数、工作时钟频率以及运算模式；然后根据所提取的密钥使用长度接收相应数量的密钥子数据包，并将密钥子数据包整合成一个128～256bits长度的密钥后发送给密钥生成模块；再接收相应数量的初始化向量IV的子数据包V1，将其整合成一个128bits的数据并储存；接着依次接收相应数量的待处理数据，将其分别整合成长度为128bits的待处理数据块Pi，并将第一个待处理数据块P1与之前储存的V1异或得到C1，将待处理数据块Pi与AES算法模块对C(i-1)处理后得到的数据进行异或得到Ci，将异或后数据发送给AES算法模块，其中i=2，3，…；当所接收的数据包数量达到所提取的子数据包个数后，开始下一个数据包的处理；所述密钥生成模块用于根据进入控制模块所提取的密钥使用长度，配置相应的子密钥产生轮数；所述时钟生成模块用于按照进入控制模块所提取的工作时钟频率为整个AES算法硬件实现装置提供相应的工作时钟；所述AES算法模块用于根据密钥生成模块产生的子密钥对进入控制模块处理后的数据进行AES加密/解密；所述AES算法模块由可模块复用的组合逻辑电路构成，能够根据进入控制模块所提供的密钥使用长度、工作时钟频率、运算模式，对输入数据进行可配置的AES加密/解密运算；所述外出控制模块用于将AES算法模块输出数据传输给进入控制模块，同时将AES算法模块输出数据拆分为相应的子数据包，并为各个子数据包添加保证其完整性的数据包标志位后依次输出。