[发明专利]一种用于IPSec协议下的AES算法硬件实现装置

权利要求书

1.一种用于IPSec协议下的AES算法硬件实现装置，其特征在于，包括：进入控制模块、外出控制模块、时钟生成模块、密钥生成模块、AES算法模块；

所述进入控制模块用于接收外部输入的符合IPSec协议的数据包，并对所接收的数据包进行以下处理：先从第一个数据包中提取以下信息：密钥使用长度、子数据包个数、工作时钟频率以及运算模式；然后根据所提取的密钥使用长度接收相应数量的密钥子数据包，并将密钥子数据包整合成一个128～256bits长度的密钥后发送给密钥生成模块；再接收相应数量的初始化向量IV的子数据包V1，将其整合成一个128bits的数据并储存；接着依次接收相应数量的待处理数据，将其分别整合成长度为128bits的待处理数据块Pi，并将第一个待处理数据块P1与之前储存的V1异或得到C1，将待处理数据块Pi与AES算法模块对C(i-1)处理后得到的数据进行异或得到Ci，将异或后数据发送给AES算法模块，其中i=2，3，…；当所接收的数据包数量达到所提取的子数据包个数后，开始下一个数据包的处理；

所述密钥生成模块用于根据进入控制模块所提取的密钥使用长度，配置相应的子密钥产生轮数；

所述时钟生成模块用于按照进入控制模块所提取的工作时钟频率为整个AES算法硬件实现装置提供相应的工作时钟；

所述AES算法模块用于根据密钥生成模块产生的子密钥对进入控制模块处理后的数据进行AES加密/解密；所述AES算法模块由可模块复用的组合逻辑电路构成，能够根据进入控制模块所提供的密钥使用长度、工作时钟频率、运算模式，对输入数据进行可配置的AES加密/解密运算；

所述外出控制模块用于将AES算法模块输出数据传输给进入控制模块，同时将AES算法模块输出数据拆分为相应的子数据包，并为各个子数据包添加保证其完整性的数据包标志位后依次输出。

2.如权利要求1所述AES算法硬件实现装置，其特征在于，所述AES算法模块包括AES加密模块和AES解密模块；AES加密模块包括依次连接的多个加密轮运算模块，每个加密轮运算模块包括依次连接的字节替换模块、行移位变换模块、列混合变换模块，在每一个加密轮运算模块的行移位变换模块与列混合变换模块之间串接有一个选择器，该选择器用于判断是否到了加密运算的最后一轮，如果是，则输出行移位变换的结果，否则，输出列混合变换之后的结果；AES解密模块包括依次连接的多个解密轮运算模块，每个解密轮运算模块包括依次连接的逆列混合变换模块、逆行移位变换模块、逆字节替换模块，在每一个解密轮运算模块的逆列混合变换模块和逆行移位变换模块之间串接有一个选择器，该选择器用于判断是否到了解密运算的最后一轮，如果是，则跳过逆列混合变换，直接进行逆行移位变换，否则先进行逆列混合变换，再进行逆行移位变换。